JP4174102B2

JP4174102B2 - スルーレート制御装置

Info

Publication number: JP4174102B2
Application number: JP18114898A
Authority: JP
Inventors: ジミーサンヲイクオ; ネジャトマーヤー; タカノヒロシ
Original assignee: ソニーエレクトロニクスインク
Priority date: 1997-06-27
Filing date: 1998-06-26
Publication date: 2008-10-29
Anticipated expiration: 2018-06-26
Also published as: KR100511824B1; JPH11150467A; US5977790A; KR19990007298A

Description

【０００１】
【発明の属する技術分野】
本発明は、スルーレート制御装置に関し、特に、プログラミングによりスルーレートを制御できる集積回路の出力ドライバに関する。
【０００２】
【従来の技術】
集積回路（以下、ＩＣという。）は、通常１組の出力ドライバを備え、出力ドライバは、ＩＣの内部回路から供給される信号を出力パッドを介して、例えば出力バスにおける独立した複数のラインからなる出力伝送ラインに出力する。一般的に用いられている出力ドライバは、電源及びグランドに接続された１又は複数のトランジスタを備えている。これらトランジスタのゲートは、内部回路に接続され、内部回路からトランジスタのゲートに出力信号が供給される。
【０００３】
出力信号は、多くの場合、後段の論理回路に供給されるため、出力信号の電圧及び電流は、後段の回路を動作させるのに十分な値でなくてはならない。実際の回路では、トランジスタを用いて出力信号をバッファリングし、出力信号の電力を適切なものにしている。
【０００４】
電源を共有する各出力バッファ及び出力ドライバにそれぞれ出力信号を供給している場合、一度に多くの出力信号のバイナリ状態を切り換えると雑音が発生することがある。例えば、幾つかの出力バッファのバイナリ状態が切り換えられると、かなりの電流が出力バッファ及び出力ドライバに流入する。出力バッファ及び出力ドライバにＣＭＯＳトランジスタを用いた場合でも、出力バッファの状態を切り換えたときに、電流の流入は避けられない。この信号の切換による電流の流入は、ＩＣのパッケージのインダクタンスによって、ＩＣパッケージの出力導線に信号のスイッチングによる重大な雑音を発生させる。
【０００５】
さらに、多くの出力信号が同時に切り換えられると、ＩＣに供給されている電源の基準電圧Ｖ_CC又はＶ_SSは、所定の電圧値を保てなくなる。出力バッファ及び出力ドライバの状態のスイッチングレートが速くなるほど、或いは状態が切り換えられる出力バッファ及び出力ドライバの数が多くなるほど上述の問題が深刻なものとなる。すなわち、スイッチングレートが高くなるほど、多くの雑音が発生し、またＶ_CC及びＶ_SSの実際の電圧値と所定の電圧値とのずれが大きくなる。
【０００６】
【発明が解決しようとする課題】
上述の問題を解決するために、ＩＣの出力に終端抵抗器又はダンピング抵抗器を用いる手法が知られている。終端抵抗器又はダンピング抵抗器は、信号のリンギングを抑圧するように設計される。しかしながら、ＩＣにそれらの素子を追加することにより、信号の特性及び信頼性が低下する。さらに、終端抵抗器又はダンピング抵抗器を用いると、コストが高くなるため望ましくない。
【０００７】
したがって、ＩＣの設計者及びチップのユーザの間で、ＩＣの特性を低下させることなく、雑音及び消費電力を削減し、ＩＣの処理速度を高めるために、プログラムにより出力信号のスルーレートを制御できるスルーレート制御装置及びスルーレート制御方法の実現が望まれている。
【０００８】
【課題を解決するための手段】
上述の課題を解決するために、本発明に係るスルーレート制御装置は、第１及び第２の端子を有する第１の回路と、上記第１の回路の第１の端子に接続された出力端子を有し、第１及び第２の入力信号が、第６の回路を介して入力される第２の回路と、上記第２の回路の入力端子に接続された第１の素子と、上記第１の回路の第１の端子に接続された出力端子を有し、上記第１の入力信号と、上記第２の入力信号の逆の論理値の第３の入力信号とが、第７の回路を介して入力される第３の回路と、上記第３の回路の入力端子に接続された第２の素子と、上記第１の回路の第２の端子に接続された出力端子を有し、上記第１の入力信号と、上記第２の入力信号の逆の論理値の第３の入力信号とが、第８の回路を介して入力される第４の回路と、上記第４の回路の入力端子に接続された第３の素子と、上記第１の回路の第２の端子に接続された出力端子を有し、上記第１及び第２の入力信号が、第９の回路を介して入力される第５の回路と、上記第５の回路の入力端子に接続された第４の素子とを備え、上記第１及び第２の入力信号が第１の入力状態のとき、上記第２の回路は動作し、上記第３、第４及び第５の回路は動作せず、該第２の回路は、上記第１の回路の上記第２の端子から第１の出力状態の出力信号を第１の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作せず、第３及び第４の素子は動作する。
【０００９】
また、本発明に係るスルーレート制御装置は、上記第１の入力信号が第２の入力状態であり、第２の入力信号が第１の入力状態のとき、上記第２の回路は動作せず、上記第３の回路は動作し、上記第４及び上記第５の回路は動作せず、該第３の回路は、上記第１の回路の上記第２の端子から第２の出力状態の出力信号を第１の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作せず、第３及び第４の素子は動作する。
【００１０】
また、本発明に係るスルーレート制御装置は、上記第１の入力信号が第１の入力状態であり、第２の入力信号が第２の入力状態のとき、上記第２及び第３の回路は動作せず、上記第４の回路は動作し、及び上記第５の回路は動作せず、該第４の回路は、上記第１の回路の上記第２の端子から第１の出力状態の出力信号を第２の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作し、第３及び第４の素子は動作しない。
【００１１】
また、本発明に係るスルーレート制御装置は、上記第１及び第２の入力信号が第２の入力状態のとき、上記第２、第３及び第４の回路は動作せず、上記第５の回路は動作し、該第５の回路は、上記第１の回路の上記第２の端子から第２の出力状態の出力信号を第２の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作し、第３及び第４の素子は動作しない。
【００１２】
本発明に係るスルーレート制御装置は、上述のような構成によって、プログラミングによりスルーレートを制御する。
【００１３】
【発明の実施の形態】
以下、本発明に係るスルーレート制御装置及びスルーレート制御方法の実施の形態を図面を参照して詳細に説明する。
【００１４】
図１に本発明を適用した出力ドライバを備える集積回路（以下、ＩＣという。）を示す。このＩＣ１は、図１に示すように、論理コア部３と、１組の出力ドライバ２と、１組の出力パッド４とを備えている。論理コア部３と各出力ドライバ２及び出力パッド４は、それぞれ独立した出力線５により接続されている。なお、図１には示さないが、ＩＣ１は、例えば１つのパッケージ内又は適切なモジュール内に備えられており、外部の回路に直接、或いはバスを介して接続されている。このＩＣ１は、例えばコンピュータシステムに用いられ、或いはＩＣを採用したその他の機器に用いられる。
【００１５】
図２は、図１に示すＩＣ１が備える、スルーレートをプログラミングにより制御可能な出力ドライバ２の回路を示す図である。出力ドライバ２は、２つのＮＡＮＤ回路１２，１３と、２つのＮＯＲ回路１４，１５と、ＮＯＴ回路１６と、抵抗器１７と、８つのトランジスタＭ１〜Ｍ８とを備える。トランジスタＭ１〜Ｍ８のうち、Ｍ１，Ｍ３，Ｍ５，Ｍ７は、ＰチャネルＭＯＳトランジスタであり、一方、Ｍ２，Ｍ４，Ｍ６，Ｍ８は、ＮチャネルＭＯＳトランジスタである。
【００１６】
データ信号入力端子１０に入力されるデータ信号は、ＮＡＮＤ回路１２，１３及びＮＯＲ回路１４，１５の一方の入力端子に供給される。ＳＥＬ信号入力端子１１に入力されるセル信号は、ＮＡＮＤ回路１３の一方の入力端子と、ＮＯＴ回路１６と、ＮＯＲ回路１４の一方の入力端子と、トランジスタＭ４，Ｍ７のゲートに供給される。トランジスタＭ７のソースは、定電圧源ＶＤＤに接続されており、ドレインは、ＮＡＮＤ回路１３の出力端子に接続されている。ＮＡＮＤ回路１３の出力端子は、トランジスタＭ５のゲートにも接続されており、このトランジスタＭ５のソースは、定電圧源ＶＤＤに接続されており、ドレインは、トランジスタＭ６のドレインに接続されている。
【００１７】
ＮＯＴ回路１６は、ＳＥＬ信号入力端子から供給された信号の逆の論理値を有する信号を、ＮＯＲ回路１５の一方の入力端子と、ＮＡＮＤ回路１２の一方の入力端子と、トランジスタＭ３，Ｍ８のゲートとに供給する。ＮＡＮＤ回路１２の出力信号は、トランジスタＭ１のゲートに供給され、ＮＯＲ回路１４の出力信号は、トランジスタＭ２のゲートに供給される。トランジスタＭ３，Ｍ１のソースは、定電圧源ＶＤＤに接続されており、トランジスタＭ３のドレインは、ＮＡＮＤ回路１２の出力端子に接続されており、トランジスタＭ１のドレインは、出力パッド４及びトランジスタＭ２のドレインに接続されている。トランジスタＭ５のドレインは、トランジスタＭ６のドレイン及び抵抗器１７の一方の端子に接続されている。この抵抗器１７の他方の端子は、出力パッド４に接続されている。トランジスタＭ２，Ｍ４，Ｍ６，Ｍ８のソースは、接地されている。
【００１８】
図２に示す構成例では、抵抗器１７を用いているが、この抵抗器１７に代えて、トランジスタの拡散領域、例えばトランジスタＭ５、Ｍ６の拡散領域を拡張してもよい。例えば、トランジスタＭ５のドレインの拡散領域を拡張し、トランジスタＭ５が約４７Ωの抵抗値を有するようにしてもよい。また、トランジスタＭ６のドレインの拡散領域を拡張し、トランジスタＭ６が４７Ωの抵抗値を有するようにしてもよい。
【００１９】
出力ドライバ２の論理状態は４つある。４つのそれぞれの論理状態における各素子の状態を図３に示す。図３に示す４つの論理状態のうち、特に状態１及び状態２において、出力ドライバ２は、スルーレートの制御及び静電放電（ＥＳＤ：electro-static discharge）に対する回路の保護を行う。論理状態が状態３又は状態４の場合は、出力ドライバ２は、静電放電に対する回路の保護のみを行い、スルーレートの制御は行わない。
【００２０】
出力ドライバ２の論理状態が状態３又は状態４にされる場合とは、スルーレートの制御が必要ない場合、例えば負荷が非誘導性であり、出力信号にリンギングの影響が生じない場合、或いはＩＣ１と外部部品との接続を短くできる場合等である。スルーレートの制御を行う場合には、後述するように、出力ドライバ２のＳＥＬ信号入力端子１１に入力するセル信号の論理値をＨにすればよく、逆にスルーレートの制御を行わない場合は、ＳＥＬ信号入力端子１１に入力されるＳＥＬ信号の論理値をＬにすればよい。一方、データ信号は、出力ドライバ２のデータ信号入力端子１０に供給される。出力パッド４に出力される出力信号の論理値は、このデータ信号の論理値に等しい。
【００２１】
図２及び図３を用いて、この出力ドライバ２の動作をさらに詳細に説明する。
【００２２】
まず、出力ドライバ２の論理状態が状態１又は状態２の場合、すなわちスルーレートの制御を行う場合について説明する。
【００２３】
データ信号及びＳＥＬ信号の論理値が共にハイレベル（以下、Ｈという。）である場合、出力ドライバ２の論理状態は状態１となる。状態１では、ＮＡＮＤ回路１３、ＮＯＲ回路１４，１５から出力される信号の論理値はローレベル（以下、Ｌという。）であり、ＮＡＮＤ回路１２から出力される信号の論理値はＨである。この場合、トランジスタＭ１，Ｍ２，Ｍ６，Ｍ７，Ｍ８はオフになり、トランジスタＭ３，Ｍ４，Ｍ５は、オンになる。特に、トランジスタＭ３，Ｍ４は、ダイオード接続となり、トランジスタＭ５及び抵抗器１７に電流が流れ、出力信号が出力パッド４から出力される。
【００２４】
この結果、出力パッド４において出力信号が論理値Ｌを示す信号から論理値Ｈを示す信号に遷移するときのスルーレートは、図４に示すようなものとなる。この出力ドライバ２のスルーレートは、抵抗器１７の抵抗値により調節できる。例えば、この実施例では、この抵抗器１７の抵抗値は、平均的なプリント基板の特性インピーダンスに等しい４７Ωとしている。このように４７Ωの抵抗器１７を用いた場合、立上り時間ＴＳは、約１〜１．５ナノ秒である。
【００２５】
さらに、トランジスタＭ１，Ｍ２がオフであるため、出力ドライバ２、すなわちＩＣ１は、その外部にある素子又は回路が発生する静電放電から保護される。また、トランジスタＭ１，Ｍ２がオフであるため、出力ドライバ２内の各素子に誤動作を起こさせる虞のある信号が出力パッド４から進入することはない。
【００２６】
続いて、出力ドライバ２の論理状態が状態２となる場合を説明する。データ信号の論理値がＬであり、ＳＥＬ信号の論理値がＨであるとき、出力ドライバ２の論理状態は、状態２となる。このとき、ＮＡＮＤ回路１２，１３及びＮＯＲ回路１５から出力される信号の論理値はＨであり、ＮＯＲ回路１４から出力される信号の論理値はＬである。また、トランジスタＭ１，Ｍ２，Ｍ５，Ｍ７，Ｍ８は、オフになり、トランジスタＭ３，Ｍ４，Ｍ６は、オンになる。この場合、トランジスタＭ３，Ｍ４は、ダイオード接続となり、出力信号の信号線は、トランジスタＭ６を介してグランドに接続される。このとき、抵抗器１７に流れる電流は、抵抗器１７の抵抗値に基づくスルーレートで減少する。これにより、出力パッド４に出力される出力信号の論理値はＨからＬに遷移し、このときのスルーレートは、図４に示すようなものとなる。図４に示すように、ＨからＬへの遷移にかかる立下り時間ＴＳは、例えば約１〜１．５ナノ秒である。
【００２７】
さらに、トランジスタＭ１，Ｍ２がオフであるため、出力ドライバ２、すなわちＩＣ１は、その外部にある素子又は回路が発生する静電放電から保護される。
【００２８】
続いて、出力ドライバ２の論理状態が状態３及び状態４の場合、すなわちスルーレートの制御が行われない場合を説明する。
【００２９】
データ信号の論理値がＨであり、ＳＥＬ信号の論理値がＬである場合、出力ドライバ２の論理状態は状態３になる。状態３では、ＮＡＮＤ回路１２，ＮＯＲ回路１４，１５から出力される信号の論理値はＬとなり、ＮＡＮＤ回路１３から出力される信号の論理値はＨとなる。また、トランジスタＭ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６がオフになり、トランジスタＭ１，Ｍ７，Ｍ８がオンになる。このとき、トランジスタＭ７，Ｍ８は、ダイオード接続となり、トランジスタＭ１を介して電流が流れ、出力パッド４に出力信号が出力される。この結果、出力パッド４における出力信号の論理値はＬからＨに遷移する。さらに、トランジスタＭ５，Ｍ６がオフであるため、出力ドライバ２、すなわちＩＣ１は、その外部にある素子又は回路が発生する静電放電から保護される。また、トランジスタＭ５，Ｍ６がオフであるため、出力ドライバ２内の他の素子に誤動作を引き起こすような信号が出力パッド４を介して進入する虞はない。
【００３０】
データ信号の論理値及びＳＥＬ信号の論理値が共にＬである場合、出力ドライバ２の論理状態は状態４になる。このとき、ＮＡＮＤ回路１２，１３、ＮＯＲ回路１４から出力される信号の論理値はＨとなり、ＮＯＲ回路１５から出力される信号の論理値は、Ｌとなる。状態４では、トランジスタＭ１，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、オフになり、トランジスタＭ２，Ｍ７，Ｍ８は、オンになる。このとき、トランジスタＭ７，Ｍ８は、ダイオード接続となり、また、出力信号の信号線は、トランジスタＭ２を介してグランドに接続される。この結果、出力パッド４における出力信号の論理値は、ＨからＬに遷移する。また、トランジスタＭ５，Ｍ６がオフであるため、出力ドライバ２内の各素子、すなわちＩＣ１は、外部の素子又は回路が発生する静電放電から保護される。
【００３１】
上述のように、本発明は、プログラミングによりスルーレートを制御することができる出力ドライバを有するＩＣを提供する。ＩＣの設計者及びチップユーザは、このスルーレートを制御できる出力ドライバを用いることにより、ＩＣの特性を悪化させることなく、ＩＣにおける雑音を低減し、消費電力を少なくし、ＩＣの処理速度を高めることができる。
【００３２】
本発明は、上述の実施の形態の細部に限定されるものではなく、本発明の主旨及び本質的な特性を備える様々な実施の形態が想到される。すなわち、上述の実施の形態の説明は、単なる例示に過ぎず、よって本発明の範囲は、上述の実施の形態の細部に限定されるものではなく、特許請求の範囲により解釈されるものである。特許請求の範囲における文言と同等とみなすことのできる実施の形態のあらゆる変更は、本発明の範囲内にあるものである。
【００３３】
【発明の効果】
上述のように、本発明に係るスルーレート制御装置は、第１及び第２の端子を有する第１の回路と、上記第１の回路の第１の端子に接続された出力端子を有し、第１及び第２の入力信号が、第６の回路を介して入力される第２の回路と、上記第２の回路の入力端子に接続された第１の素子と、上記第１の回路の第１の端子に接続された出力端子を有し、上記第１の入力信号と、上記第２の入力信号の逆の論理値の第３の入力信号とが、第７の回路を介して入力される第３の回路と、上記第３の回路の入力端子に接続された第２の素子と、上記第１の回路の第２の端子に接続された出力端子を有し、上記第１の入力信号と、上記第２の入力信号の逆の論理値の第３の入力信号とが、第８の回路を介して入力される第４の回路と、上記第４の回路の入力端子に接続された第３の素子と、上記第１の回路の第２の端子に接続された出力端子を有し、上記第１及び第２の入力信号が、第９の回路を介して入力される第５の回路と、上記第５の回路の入力端子に接続された第４の素子とを備え、上記第１及び第２の入力信号が第１の入力状態のとき、上記第２の回路は動作し、上記第３、第４及び第５の回路は動作せず、該第２の回路は、上記第１の回路の上記第２の端子から第１の出力状態の出力信号を第１の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作せず、第３及び第４の素子は動作する。
【００３４】
このような構成により、本発明に係るスルーレート制御装置は、プログラミングによりスルーレートを制御することができる出力ドライバを提供できる。これにより、ＩＣの特性を悪化させることなく、雑音を低減し、消費電力を少なくし、処理速度を高めることができる。
【図面の簡単な説明】
【図１】本発明を適用した出力ドライバを備える集積回路を示す図である。
【図２】本発明を適用した出力ドライバの回路図である。
【図３】出力ドライバに入力される信号及び各素子の真理表を示す図である。
【図４】出力ドライバにより制御される出力信号のスルーレートを示す図である。
【符号の説明】
４出力パッド、１０データ信号入力端子、１１ＳＥＬ信号入力端子、１２ＮＡＮＤ回路、１３ＮＡＮＤ回路、１４ＮＯＲ回路、１５ＮＯＲ回路、１６ＮＯＴ回路

Claims

第１及び第２の端子を有する第１の回路と、
上記第１の回路の第１の端子に接続された出力端子を有し、第１及び第２の入力信号が、第６の回路を介して入力される第２の回路と、
上記第２の回路の入力端子に接続された第１の素子と、
上記第１の回路の第１の端子に接続された出力端子を有し、上記第１の入力信号と、上記第２の入力信号の逆の論理値の第３の入力信号とが、第７の回路を介して入力される第３の回路と、
上記第３の回路の入力端子に接続された第２の素子と、
上記第１の回路の第２の端子に接続された出力端子を有し、上記第１の入力信号と、上記第２の入力信号の逆の論理値の第３の入力信号とが、第８の回路を介して入力される第４の回路と、
上記第４の回路の入力端子に接続された第３の素子と、
上記第１の回路の第２の端子に接続された出力端子を有し、上記第１及び第２の入力信号が、第９の回路を介して入力される第５の回路と、
上記第５の回路の入力端子に接続された第４の素子とを備え、
上記第１及び第２の入力信号が第１の入力状態のとき、上記第２の回路は動作し、上記第３、第４及び第５の回路は動作せず、該第２の回路は、上記第１の回路の上記第２の端子から第１の出力状態の出力信号を第１の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作せず、第３及び第４の素子は動作することを特徴とするスルーレート制御装置。
上記第１の入力信号が第２の入力状態であり、第２の入力信号が第１の入力状態のとき、上記第２の回路は動作せず、上記第３の回路は動作し、上記第４及び上記第５の回路は動作せず、該第３の回路は、上記第１の回路の上記第２の端子から第２の出力状態の出力信号を第１の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作せず、第３及び第４の素子は動作することを特徴とする請求項１記載のスルーレート制御装置。
上記第１の入力信号が第１の入力状態であり、第２の入力信号が第２の入力状態のとき、上記第２及び第３の回路は動作せず、上記第４の回路は動作し、及び上記第５の回路は動作せず、該第４の回路は、上記第１の回路の上記第２の端子から第１の出力状態の出力信号を第２の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作し、第３及び第４の素子は動作しないことを特徴とする請求項１記載のスルーレート制御装置。
上記第１及び第２の入力信号が第２の入力状態のとき、上記第２、第３及び第４の回路は動作せず、上記第５の回路は動作し、該第５の回路は、上記第１の回路の上記第２の端子から第２の出力状態の出力信号を第２の所定のスルーレートで出力し、且つ上記第１及び第２の素子は動作し、第３及び第４の素子は動作しないことを特徴とする
請求項１記載のスルーレート制御装置。
上記第１の入力状態は、論理的にＨ状態であることを特徴とする請求項１乃至請求項４の何れか１項記載のスルーレート制御装置。
上記第２の入力状態は、論理的にＬ状態であることを特徴とする請求項１乃至請求項４の何れか１項記載のスルーレート制御装置。
上記第１の回路は、抵抗器であることを特徴とする請求項１乃至請求項４の何れか１項記載のスルーレート制御装置。
上記第１及び第２の回路が接続された回路は、ソースと、拡散領域が拡張されたドレインと、ゲートとを有するＰチャネルＭＯＳトランジスタであり、該ゲートは、上記第１の素子に接続され、該ソースは、定電圧源に接続され、該ドレインは、上記第１又は第２の所定のスルーレートを有する出力信号を出力することを特徴とする請求項１乃至請求項６の何れか１項記載のスルーレート制御装置。
上記第１及び第３の回路が接続された回路は、ソースと、拡散領域が拡張されたドレインと、ゲートとを有するＮチャネルＭＯＳトランジスタであり、該ゲートは、上記第２の素子に接続され、該ソースは、接地され、該ドレインは、上記第１又は第２の所定のスルーレートを有する出力信号を出力することを特徴とする請求項１乃至請求項６の何れか１項記載のスルーレート制御装置。