JP3166840B2 - 波形出力回路及びそれを備えたデバイス - Google Patents
波形出力回路及びそれを備えたデバイスInfo
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Description
(GNDバウンス)を防止する技術に関し、特にそれを
具現化したグランドバウンス防止回路に関する。
は、その出力部として、図4に示されるような構成の波
形出力回路を備えていた。
れるように、信号波形が入力される波形入力部11、第
1及び第3のNMOSトランジスタ、PMOSトランジ
スタ15、波形出力部17を備えている。第1及び第3
のNMOSトランジスタ12及び14は、夫々、ゲート
Gを波形入力部11に接続され、ソースSをグランド
(GND)に接続され、また、ドレインDを波形出力部
17に接続されている。PMOSトランジスタ15は、
ゲートGを波形出力部11に接続され、ソースSを電源
電圧に接続され、また、ドレインDを波形出力部17に
接続されている。即ち、PMOSトランジスタ15のド
レインDは、第1及び第3のNMOSトランジスタ12
及び14のドレインDに接続されている。
力回路は、波形入力部11に対して、電源電圧レベル
(HIGHレベル)の信号が入力されると、第1及び第
3のNMOSトランジスタ12及び14の双方がオンに
なると共に、PMOSトランジスタ15がオフになり、
波形出力部17からは、GNDレベル(LOWレベル)
の信号波形が出力され、波形入力部11に対して、GN
Dレベル(LOWレベル)の信号が入力されると、第1
及び第3のNMOSトランジスタ12及び14の双方が
オフになると共に、PMOSトランジスタ15がオンに
なり、波形出力部17からは、電源電圧レベル(HIG
Hレベル)の信号波形が出力される。また、波形入力部
11に入力される信号のレベルがGNDレベルから電源
電圧レベルへと変化する際には、第1及び第3のNMO
Sトランジスタ12及び14、並びにPMOSトランジ
スタ15の特性に依存した所定時間をもって、波形出力
部17における出力は、電源電圧レベルからGNDレベ
ルへと変化する。この状態を図5に示す。
るデバイスは、多かれ少かれ、外部負荷のドライブ状態
を変化させる。ここで、外部負荷のドライブ状態の変化
としては、例えば0から1へ変化、1から0へ変化、ハ
イインピーダンス(非ドライブ)状態から0又は1(ド
ライブ状態)へ変化等が挙げられる。このように外部負
荷のドライブ状態を変化させると、ドライブした信号線
で電流が出入りし、その電流の通過経路であるデバイス
の電源線やグランド線に流れる電流に変化が生じる。
変化が生じると、電源線やグランド線の持つインダクタ
ンス成分により電流の単位時間毎の変化、即ち電流変化
率に比例した、グランドバウンスと呼ばれるノイズが誘
起される。
を超えるとデバイスを構成するICの誤動作を引き起す
要因となり得るので、そのレベルを許容範囲内に保つ、
若しくは、その発生自体を防止する必要がある。
せるための対策としては、デバイスのグランドピンの位
置を変更し、ピンの長さを短くして、インダクタンス成
分を減少させるという技術が採用されていた。
バウンスは、同時にドライブする負荷数が多ければ多い
程、電流変化率が大きくなるため、高レベルとなること
が知られている。
による性能向上と歩調を合わせて、クロックサイクルの
短縮化が図られ、データ幅も拡大されてきており、これ
に伴い、グランドバウンスも、非常に大きなものとなっ
てきている。
ピンに係る変更によってインダクタンス成分を減少させ
る方法では、前述のように大きくなったグランドバウン
スに対処することができない。
ICパッケージの形状により許容される範囲内において
のみ可能な方法であり、外形が大型で多ピンのICパッ
ケージにおいては適用することが難しい。
る問題点を解決すべく、複数の外部負荷を同時にドライ
ブする場合においても、グランドバウンスの増加を抑制
することのできる手段を提供することを、その課題とす
る。
を解決するために、出力信号がHIGHレベルからLO
Wレベルへと状態を遷移する際に、VREFを経由する
までの時間については、その遷移にかかる時間を遅らせ
ることなく、一方、VREFを経由した後における遷移
にかかる時間のみを遅らせるための機能を備えることに
より、出力波形信号の遅延を大きくすることなく、全体
として立ち下がり時間を長くすることができるようにし
た。
す示される。
路として、波形入力部及び波形出力部を備え、該は計入
力部からLOWレベル又はHIGHレベルの入力信号波
形を入力されて、当該入力信号波形を反転して、前記波
形出力部から前記HIGHレベル又は前記LOWレベル
の出力信号波形を出力する波形出力回路であって、前記
出力信号が前記HIGHレベルから前記LOWレベルへ
と状態を遷移する際に所定の電位である参照電圧を経由
すると共に、グランドと前記波形出力部との間に接続さ
れて、前記LOWレベルの出力信号波形を出力する際に
当該出力に寄与する複数のスイッチ素子を備える波形出
力回路において、前記複数のスイッチ素子の内、少なく
とも一つの特定のスイッチ素子と前記波形出力部との間
に挿入され、前記出力信号が前記HIGHレベルから前
記LOWレベルへと状態を遷移する際に前記参照電圧を
経由した時点で、当該特定のスイッチ素子に対する電源
の供給を切断するための電源切断手段を有することを特
徴とする波形出力回路が得られる。
路として、前記第1の波形出力回路において、前記波形
入力部にゲートを接続されると共に、前記波形出力部に
ドレインを接続され、ソースに電源電圧が接続されるP
MOSトランジスタを更に備え、前記複数のスイッチ素
子として、第1及び第3のNMOSトランジスタを備
え、前記電源切断手段として、2入力差動回路及び第2
のNMOSトランジスタを備えており、前記第1のNM
OSトランジスタは、ゲートを前記波形入力部に接続さ
れると共に、ドレインを前記波形出力部に接続され、ソ
ースを前記グランドに接続されており、前記2入力差動
回路は、第1及び第2の入力端子並びに出力部を備え、
前記第1の入力端子を前記波形出力部に接続され、前記
第2の入力端子に前記参照電圧を供給されており、前記
第2のNMOSトランジスタは、ドレインを前記波形出
力部に接続され、ゲートに前記2入力差動回路の出力部
を接続されており、前記第3のNMOSトランジスタ
は、ゲートを前記波形入力部に接続されると共に、ドレ
インを前記第2のNMOSトランジスタのソースに接続
され、ソースを前記グランドに接続されており、前記出
力信号が前記HIGHレベルから前記LOWレベルへと
状態を遷移する際に前記参照電圧を経由した時点で、前
記2入力差動回路及び前記第2のNMOSトランジスタ
が前記電源切断手段として動作し、前記第3のNMOS
トランジスタに供給される電圧を切断することを特徴と
する波形出力回路が得られる。
路として、前記第1の波形出力回路において、前記波形
入力部にベースを接続されると共に、前記波形出力部に
コレクタを接続され、エミッタに電源電圧が接続される
PMOSトランジスタを更に備え、前記複数のスイッチ
素子として、第1及び第3のnpnトランジスタを備
え、前記電源切断手段として、2入力差動回路及び第2
のnpnトランジスタを備えており、前記第1のnpn
トランジスタは、ベースを前記波形入力部に接続される
と共に、コレクタを前記波形出力部に接続され、エミッ
タを前記グランドに接続されており、前記2入力差動回
路は、第1及び第2の入力端子並びに出力部を備え、前
記第1の入力端子を前記波形出力部に接続され、前記第
2の入力端子に前記参照電圧を供給されており、前記第
2のnpnトランジスタは、コレクタを前記波形出力部
に接続され、ベースに前記2入力差動回路の出力部を接
続されており、前記第3のnpnトランジスタは、ベー
スを前記波形入力部に接続されると共に、コレクタを前
記第2のnpnトランジスタのソースに接続され、エミ
ッタを前記グランドに接続されており、前記出力信号が
前記HIGHレベルから前記LOWレベルへと状態を遷
移する際に前記参照電圧を経由した時点で、前記2入力
差動回路及び前記第2のnpnトランジスタが前記電源
切断手段として動作し、前記第3のnpnトランジスタ
に供給される電圧を切断することを特徴とする波形出力
回路が得られる。
ブするためのデバイスであって、前記第1乃至第3のい
ずれかの波形出力回路を、前記外部負荷に対する波形を
出力するための波形出力手段として、備えることを特徴
とするデバイスが得られる。
って、同時に複数の外部負荷をドライブし得ることを特
徴とするデバイスが得られる。
て図面を参照して説明する。
の形態によるデバイスは、図1に示されるような回路構
成の波形出力回路を備えている。
1に示されるように、波形入力部11、第1乃至第3の
NMOSトランジスタ12〜14、PMOSトランジス
タ15、2入力差動回路16、波形出力部17を備えて
いる。
ジスタ12のゲートG、第3のNMOSトランジスタ1
4のゲートG、及びPMOSトランジスタ15のゲート
Gの夫々に接続されている。
スSにGND電位が供給され、ドレインDを波形出力部
17に接続されている。
スSにGND電位が供給され、ドレインDを、後述する
第2のNMOSトランジスタ13の有するソースSに接
続されている。
力端子161及び162を備えており、第1の入力端子
161を波形出力部17に接続され、第2の入力端子1
62に参照電位(VREF)が供給される。2入力差動
回路16は、第1及び第2の入力端子161及び162
に入力される入力電位の差動出力を第2のNMOSトラ
ンジスタ13のゲートGに対して出力する。
インDを波形出力部17に接続され、ソースSを第3の
NMOSトランジスタ14のドレインDに接続されてい
る。
電源電圧を供給され、ドレインDを波形出力部17に接
続されている。即ち、PMOSトランジスタ15のドレ
インDは、第1及び第2のNMOSトランジスタ12及
び13のドレインD、並びに2入力差動回路16の備え
る第1の入力端子161に接続されている。
形態による波形出力回路に関し、波形出力部から立ち下
がり波形が出力されるときの回路動作について説明す
る。
けるHIGHレベルを電源電圧とし、波形出力部17に
おけるLOWレベルをGNDレベルとし、VREF=
(電源電圧)/2として、説明する。
入力されると、このLOWレベルの信号は、PMOSト
ランジスタ15のゲートG、第1のNMOSトランジス
タ12のゲートG、第3のNMOSトランジスタ14の
ゲートGに入力されることとなる。その結果、PMOS
トランジスタ15がオンとなり、第1及び第3のNMO
Sトランジスタ12及び14がオフとなって、波形出力
部17からは、HIGHレベルの信号波形が出力され
る。
回路16の有する第1の入力端子161に供給される。
ここで、上記条件に示されるように、HIGHレベル
は、VREFよりも大きい電位であるので、2入力差動
回路16は、HIGHレベルを出力することとなる。即
ち、第2のNMOSトランジスタ13のゲートGには、
HIGHレベルが入力されることになり、それによっ
て、第2のNMOSトランジスタ13がオンになる。
の信号が入力されると、このHIGHレベルの信号は、
PMOSトランジスタ15のゲートG、第1のNMOS
トランジスタ12のゲートG、第3のNMOSトランジ
スタ14のゲートGに入力されることとなる。その結
果、PMOSトランジスタ15がオフになり、第1及び
第3のNMOSトランジスタ12及び14がオンとなっ
て、波形出力部17からは、HIGHレベルの信号波形
が出力される。
路16の有する第1の入力端子161に供給される。こ
こで、上記条件に示されるように、LOWレベルは、V
REFよりも小さい電位であるので、2入力差動回路1
6は、LOWレベルを出力することとなる。即ち、第2
のNMOSトランジスタ13のゲートGには、LOWレ
ベルが入力されることとなり、それによって、第2のN
MOSトランジスタ13がオフになる。
レベルがLOWからHIGHに遷移する過程における動
作について説明する。
波形入力部11にLOWレベルが入力され、波形出力部
からはHIGHレベルが出力される。また、PMOSト
ランジスタ15がオンであり、第1のNMOSトランジ
スタ12がオフであり、第2のNMOSトランジスタ1
3がオンであり、第3のNMOSトランジスタ14がオ
フとなっている。
における電位がLOWレベルからHIGHレベルに変化
すると、PMOSトランジスタ15がオンからオフへと
その状態を変化し、第1のNMOSトランジスタ12が
オフからオンへとその状態を変化し、第3のNMOSト
ランジスタ14がオフからオンへとその状態を変化す
る。
の動作は、次のようなものとなる。即ち、波形出力部1
7における電位がHIGHレベルからVREFまで下が
る間、2入力差動回路16は、HIGHレベルを出力し
つづける。それによって、第2のNMOSトランジスタ
13がオン状態を維持し、波形出力部17と実質的に同
じ電位を第3のNMOSトランジスタ14のドレインに
供給する。
更に下がり、VREFよりも小さくなると、この波形出
力部17における電位が2入力差動回路16の備える第
1の入力端子161に入力され、2入力差動回路16
は、その出力をHIGHレベルからLOWレベルに変化
させる。それによって、第2のNMOSトランジスタ1
3がオンからオフへとその状態を変化する。
態変化が怒る前までは、上述した通り、PMOSトラン
ジスタ15がオン状態からオフ状態へと状態移行し、第
2のNMOSトランジスタ13がオン状態にあり、第1
及び第3のNMOSトランジスタ12及び14がオフ状
態からオン状態へと状態移行していたことから、波形出
力部17における出力波形は、HIGHレベルからLO
Wレベルへと変化しつつあった。しかし、更に、波形出
力部17における出力波形がHIGHレベルからVRE
Fレベルへと変化したところで、第2のNMOSトラン
ジスタ13がオフ状態へと移行してしまうので、波形出
力部17における出力波形に関し、HIGHレベルから
LOWレベルへの状態変化の過程は、それまで、第1の
NMOSトランジスタ12と第3のNMOSトランジス
タ14によって、変化しつつあったものが、第1のNM
OSトランジスタ12による変化のみとなってしまうこ
ととなる。その結果、波形出力部17における波形変化
時間は、VREFより小さな電位になると、VREFよ
り大きな電位であった場合と比較して、緩やかな変化と
なる。この波形変化を図2に示す。
出力回路においては、波形入力部11への入力レベル
が、LOWレベルからHIGHレベルへと変化した際
に、波形出力部17からは、前述の通り、図5に示すよ
うな立ち下がり波形が得られる。
れば理解されるように、本実施の形態における波形出力
回路は、従来構成の波形出力回路と比較して、電源電圧
レベルからGNDレベルへと出力波形の状態を遷移させ
る際に、電源電圧レベルからVREFまでについては、
同時間で状態を遷移させる一方、VREF以下のレベル
にあっては、緩やかにその状態を変化させる。
による波形出力回路は、波形出力部17からの出力波形
がVREFになるまでの時間については、遅らせること
なく、その一方で、VREF以下で遷移する間について
のみ遅らせることができることから、出力する信号の遅
延を大きくすることなく、全体として立ち下がり時間を
長くすることができるので、結果として、GNDバウン
スを防止することができる。即ち、本実施の形態による
波形出力回路は、GNDバウンス防止回路として作用す
る。
の形態によるデバイスは、図3に示されるような回路構
成の波形出力回路を備えている。
1に示される第1の実施の形態による波形出力回路にお
いて、各NMOSトランジスタに代えてnpnトランジ
スタを採用し、PMOSトランジスタに代えてpnpト
ランジスタを採用して構成した変形例である。
は、図3に示されるように、波形入力部11、第1乃至
第3のnpnトランジスタ12A〜14A、pnpトラ
ンジスタ15A、2入力差動回路16、波形出力部17
を備えている。
スタ12AのベースB、第3のnpnトランジスタ14
AのベースB、及びpnpトランジスタ15Aのベース
Bの夫々に接続されている。
ッタEにGND電位が供給され、コレクタCを波形出力
部17に接続されている。
ッタEにGND電位が供給され、コレクタCを、後述す
る第2のnpnトランジスタ13Aの有するエミッタE
に接続されている。
力端子161及び162を備えており、第1の入力端子
161を波形出力部17に接続され、第2の入力端子1
62に参照電位(VREF)が供給される。2入力差動
回路16は、第1及び第2の入力端子161及び162
に入力される入力電位の差動出力を第2のnpnトラン
ジスタ13AのベースBに対して出力する。
クタCを波形出力部17に接続され、エミッタEを第3
のnpnトランジスタ14AのコレクタCに接続されて
いる。
に電源電圧を供給され、コレクタCを波形出力部17に
接続されている。即ち、pnpトランジスタ15Aのコ
レクタCは、第1及び第2のnpnトランジスタ12A
及び13AのコレクタC、並びに2入力差動回路16の
備える第1の入力端子161に接続されている。
形出力回路においても、第1の実施の形態と同様に、波
形出力部17からの出力波形がVREFになるまでの時
間については、遅らせることなく、その一方で、VRE
F以下で遷移する間についてのみ遅らせることができる
ことから、出力する信号の遅延を大きくすることなく、
全体として立ち下がり時間を長くすることができるの
で、結果として、GNDバウンスを防止することができ
る。即ち、本実施の形態による波形出力回路もまた、G
NDバウンス防止回路として作用する。
おいては、波形出力の状態をHIGHレベルからLOW
レベルへと遷移させた場合に、出力信号の遅延を大きく
することなく、全体として立下り時間を長くすることが
できる回路構成について説明してきたが、同様の概念を
適用すれば、波形出力の状態をLOWレベルからHIG
Hレベルへと遷移させた場合に、出力信号の遅延を大き
くすることなく、全体として立上がり時間を長くするこ
とのできる回路も構成することができる。
即ち、当該波形出力回路は、波形入力部、NMOSトラ
ンジスタ、第1乃至第3のPMOSトランジスタ、第2
の2入力差動回路、波形出力部を備えており、各構成要
素は、次のようにして接続される。波形入力部は、第1
及び第3のPMOSトランジスタのゲートに接続される
と共に、NMOSトランジスタのゲートに接続される。
第1のPMOSトランジスタは、ソースを電源電圧に接
続され、ドレインを波形出力部に接続される。第2の2
入力差動回路は、第3及び第4の入力端子を備えてお
り、第3の入力端子を波形出力部に接続され、第4の入
力端子にVREFを供給される。第2の2入力差動回路
の出力は、第2のPMOSトランジスタのゲートに入力
される。第2のPMOSトランジスタは、ドレインを波
形出力部に接続され、ソースを第3のPMOSトランジ
スタのドレインに接続される。第3のPMOSトランジ
スタは、ソースに電源電圧を供給される。NMOSトラ
ンジスタは、ソースをGNDに接続され、ドレインを波
形出力部に接続される。即ち、NMOSトランジスタの
ドレインは、第1及び第2のPMOSトランジスタのド
レインに接続されると共に第2の2入力差動回路の有す
る第3の入力端子に接続される。
いては、波形出力がLOWレベルからHIGHレベルへ
と遷移する際に、VREFまでは第1及び第2のPMO
Sトランジスタが関与するものの、VREFからHIG
Hレベルへの状態移行には、第1のPMOSトランジス
タのみが関与することとなり、VREFを超えてからの
状態遷移に係る出力波形変化を緩やかなものとすること
ができる。
スタに代えて、バイポーラトランジスタを採用すること
が出来ることは、言うまでもない。
実施の形態に示される回路構成とを組み合わせた構成と
しても良い。
波形出力部において、VREFになるまでの時間を遅ら
せることなく、全体として立ち下がり時間を長くするこ
とができる波形出力回路を得ることが出来、当該波形出
力回路を用いれば、GNDバウンスを防止することがで
きる。
の構成を示す回路図である。
形の変化を示す図である。
の構成を示す回路図である。
る。
形の変化を示す図である。
Claims (6)
- 【請求項1】 波形入力部及び波形出力部を備え、該波
形入力部からLOWレベル又はHIGHレベルの入力信
号波形を入力されて、当該入力信号波形を反転して、前
記波形出力部から前記HIGHレベル又は前記LOWレ
ベルの出力信号波形を出力する波形出力回路であって、
前記出力信号が前記HIGHレベルから前記LOWレベ
ルへと状態を遷移する際に所定の電位である参照電圧を
経由すると共に、グランドと前記波形出力部との間に接
続されて、前記LOWレベルの出力信号波形を出力する
際に当該出力に寄与する複数のスイッチ素子を備える波
形出力回路において、 前記複数のスイッチ素子の内、少なくとも一つの特定の
スイッチ素子と前記波形出力部との間に挿入され、前記
出力信号が前記HIGHレベルから前記LOWレベルへ
と状態を遷移する際に前記参照電圧を経由した時点で、
当該特定のスイッチ素子に対する電源の供給を切断する
ための電源切断手段を有することを特徴とする波形出力
回路。 - 【請求項2】 請求項1に記載の波形出力回路におい
て、 前記波形入力部にゲートを接続されると共に、前記波形
出力部にドレインを接続され、ソースに電源電圧が接続
されるPMOSトランジスタを更に備え、 前記複数のスイッチ素子として、第1及び第3のNMO
Sトランジスタを備え、 前記電源切断手段として、2入力差動回路及び第2のN
MOSトランジスタを備えており、 前記第1のNMOSトランジスタは、ゲートを前記波形
入力部に接続されると共に、ドレインを前記波形出力部
に接続され、ソースを前記グランドに接続されており、 前記2入力差動回路は、第1及び第2の入力端子並びに
出力部を備え、前記第1の入力端子を前記波形出力部に
接続され、前記第2の入力端子に前記参照電圧を供給さ
れており、 前記第2のNMOSトランジスタは、ドレインを前記波
形出力部に接続され、ゲートに前記2入力差動回路の出
力部を接続されており、 前記第3のNMOSトランジスタは、ゲートを前記波形
入力部に接続されると共に、ドレインを前記第2のNM
OSトランジスタのソースに接続され、ソースを前記グ
ランドに接続されており、 前記出力信号が前記HIGHレベルから前記LOWレベ
ルへと状態を遷移する際に前記参照電圧を経由した時点
で、前記2入力差動回路及び前記第2のNMOSトラン
ジスタが前記電源切断手段として動作し、前記第3のN
MOSトランジスタに供給される電圧を切断することを
特徴とする波形出力回路。 - 【請求項3】 請求項1に記載の波形出力回路におい
て、 前記波形入力部にベースを接続されると共に、前記波形
出力部にコレクタを接続され、エミッタに電源電圧が接
続されるpnpトランジスタを更に備え、 前記複数のスイッチ素子として、第1及び第3のnpn
トランジスタを備え、 前記電源切断手段として、2入力差動回路及び第2のn
pnトランジスタを備えており、 前記第1のnpnトランジスタは、ベースを前記波形入
力部に接続されると共に、コレクタを前記波形出力部に
接続され、エミッタを前記グランドに接続されており、 前記2入力差動回路は、第1及び第2の入力端子並びに
出力部を備え、前記第1の入力端子を前記波形出力部に
接続され、前記第2の入力端子に前記参照電圧を供給さ
れており、 前記第2のnpnトランジスタは、コレクタを前記波形
出力部に接続され、ベースに前記2入力差動回路の出力
部を接続されており、 前記第3のnpnトランジスタは、ベースを前記波形入
力部に接続されると共に、コレクタを前記第2のnpn
トランジスタのソースに接続され、エミッタを前記グラ
ンドに接続されており、 前記出力信号が前記HIGHレベルから前記LOWレベ
ルへと状態を遷移する際に前記参照電圧を経由した時点
で、前記2入力差動回路及び前記第2のnpnトランジ
スタが前記電源切断手段として動作し、前記第3のnp
nトランジスタに供給される電圧を切断することを特徴
とする波形出力回路。 - 【請求項4】 外部負荷をドライブするためのデバイス
であって、請求項1乃至請求項3のいずれかに記載の波
形出力回路を、前記外部負荷に対する波形を出力するた
めの波形出力手段として、備えることを特徴とするデバ
イス。 - 【請求項5】 請求項4に記載のデバイスであって、同
時に複数の外部負荷をドライブし得ることを特徴とする
デバイス。 - 【請求項6】 波形入力部及び波形出力部を備え、該波
形入力部からLOWレベル又はHIGHレベルの入力信
号波形を入力されて、当該入力信号波形を反転して、前
記波形出力部から前記HIGHレベル又は前記LOWレ
ベルの出力信号波形を出力する波形出力回路であって、
前記出力信号が前記HIGHレベルから前記LOWレベ
ルへと状態を遷移する際に所定の電位である参照電圧を
経由すると共に、グランドと前記波形出力部との間に接
続されて、前記LOWレベルの出力信号波形を出力する
際に当該出力に寄与する複数のスイッチ素子を備える波
形出力回路において、 前記出力信号が前記HIGHレベルから前記LOWレベ
ルへと状態を遷移する際に、前記参照電圧を経由するま
での時間については、その遷移にかかる時間を遅らせる
ことなく、一方、前記参照電圧を経由した後における遷
移にかかる時間のみを遅らせるための波形出力遷移制御
手段を備えることにより、 出力波形信号の遅延を大きくすることなく、全体として
立ち下がり時間を長くすることができることを特徴とす
る波形出力回路。
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