JP3166840B2 - 波形出力回路及びそれを備えたデバイス - Google Patents
波形出力回路及びそれを備えたデバイスInfo
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- H03K17/161—Modifications for eliminating interference voltages or currents in field-effect transistor switches
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- H03K17/166—Soft switching
- H03K17/167—Soft switching using parallel switching arrangements
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Description
【０００１】
【発明の属する技術分野】本発明は、グランドバウンス
（ＧＮＤバウンス）を防止する技術に関し、特にそれを
具現化したグランドバウンス防止回路に関する。
（ＧＮＤバウンス）を防止する技術に関し、特にそれを
具現化したグランドバウンス防止回路に関する。
【０００２】
【従来の技術】従来、外部負荷をドライブするデバイス
は、その出力部として、図４に示されるような構成の波
形出力回路を備えていた。
は、その出力部として、図４に示されるような構成の波
形出力回路を備えていた。
【０００３】即ち、従来の波形出力回路は、図４に示さ
れるように、信号波形が入力される波形入力部１１、第
１及び第３のＮＭＯＳトランジスタ、ＰＭＯＳトランジ
スタ１５、波形出力部１７を備えている。第１及び第３
のＮＭＯＳトランジスタ１２及び１４は、夫々、ゲート
Ｇを波形入力部１１に接続され、ソースＳをグランド
（ＧＮＤ）に接続され、また、ドレインＤを波形出力部
１７に接続されている。ＰＭＯＳトランジスタ１５は、
ゲートＧを波形出力部１１に接続され、ソースＳを電源
電圧に接続され、また、ドレインＤを波形出力部１７に
接続されている。即ち、ＰＭＯＳトランジスタ１５のド
レインＤは、第１及び第３のＮＭＯＳトランジスタ１２
及び１４のドレインＤに接続されている。
れるように、信号波形が入力される波形入力部１１、第
１及び第３のＮＭＯＳトランジスタ、ＰＭＯＳトランジ
スタ１５、波形出力部１７を備えている。第１及び第３
のＮＭＯＳトランジスタ１２及び１４は、夫々、ゲート
Ｇを波形入力部１１に接続され、ソースＳをグランド
（ＧＮＤ）に接続され、また、ドレインＤを波形出力部
１７に接続されている。ＰＭＯＳトランジスタ１５は、
ゲートＧを波形出力部１１に接続され、ソースＳを電源
電圧に接続され、また、ドレインＤを波形出力部１７に
接続されている。即ち、ＰＭＯＳトランジスタ１５のド
レインＤは、第１及び第３のＮＭＯＳトランジスタ１２
及び１４のドレインＤに接続されている。
【０００４】このような回路構成を備える従来の波形出
力回路は、波形入力部１１に対して、電源電圧レベル
（ＨＩＧＨレベル）の信号が入力されると、第１及び第
３のＮＭＯＳトランジスタ１２及び１４の双方がオンに
なると共に、ＰＭＯＳトランジスタ１５がオフになり、
波形出力部１７からは、ＧＮＤレベル（ＬＯＷレベル）
の信号波形が出力され、波形入力部１１に対して、ＧＮ
Ｄレベル（ＬＯＷレベル）の信号が入力されると、第１
及び第３のＮＭＯＳトランジスタ１２及び１４の双方が
オフになると共に、ＰＭＯＳトランジスタ１５がオンに
なり、波形出力部１７からは、電源電圧レベル（ＨＩＧ
Ｈレベル）の信号波形が出力される。また、波形入力部
１１に入力される信号のレベルがＧＮＤレベルから電源
電圧レベルへと変化する際には、第１及び第３のＮＭＯ
Ｓトランジスタ１２及び１４、並びにＰＭＯＳトランジ
スタ１５の特性に依存した所定時間をもって、波形出力
部１７における出力は、電源電圧レベルからＧＮＤレベ
ルへと変化する。この状態を図５に示す。
力回路は、波形入力部１１に対して、電源電圧レベル
（ＨＩＧＨレベル）の信号が入力されると、第１及び第
３のＮＭＯＳトランジスタ１２及び１４の双方がオンに
なると共に、ＰＭＯＳトランジスタ１５がオフになり、
波形出力部１７からは、ＧＮＤレベル（ＬＯＷレベル）
の信号波形が出力され、波形入力部１１に対して、ＧＮ
Ｄレベル（ＬＯＷレベル）の信号が入力されると、第１
及び第３のＮＭＯＳトランジスタ１２及び１４の双方が
オフになると共に、ＰＭＯＳトランジスタ１５がオンに
なり、波形出力部１７からは、電源電圧レベル（ＨＩＧ
Ｈレベル）の信号波形が出力される。また、波形入力部
１１に入力される信号のレベルがＧＮＤレベルから電源
電圧レベルへと変化する際には、第１及び第３のＮＭＯ
Ｓトランジスタ１２及び１４、並びにＰＭＯＳトランジ
スタ１５の特性に依存した所定時間をもって、波形出力
部１７における出力は、電源電圧レベルからＧＮＤレベ
ルへと変化する。この状態を図５に示す。
【０００５】ところで、一般に、外部負荷をドライブす
るデバイスは、多かれ少かれ、外部負荷のドライブ状態
を変化させる。ここで、外部負荷のドライブ状態の変化
としては、例えば０から１へ変化、１から０へ変化、ハ
イインピーダンス（非ドライブ）状態から０又は１（ド
ライブ状態）へ変化等が挙げられる。このように外部負
荷のドライブ状態を変化させると、ドライブした信号線
で電流が出入りし、その電流の通過経路であるデバイス
の電源線やグランド線に流れる電流に変化が生じる。
るデバイスは、多かれ少かれ、外部負荷のドライブ状態
を変化させる。ここで、外部負荷のドライブ状態の変化
としては、例えば０から１へ変化、１から０へ変化、ハ
イインピーダンス（非ドライブ）状態から０又は１（ド
ライブ状態）へ変化等が挙げられる。このように外部負
荷のドライブ状態を変化させると、ドライブした信号線
で電流が出入りし、その電流の通過経路であるデバイス
の電源線やグランド線に流れる電流に変化が生じる。
【０００６】更に、電源線やグランド線に流れる電流に
変化が生じると、電源線やグランド線の持つインダクタ
ンス成分により電流の単位時間毎の変化、即ち電流変化
率に比例した、グランドバウンスと呼ばれるノイズが誘
起される。
変化が生じると、電源線やグランド線の持つインダクタ
ンス成分により電流の単位時間毎の変化、即ち電流変化
率に比例した、グランドバウンスと呼ばれるノイズが誘
起される。
【０００７】このグランドバウンスは、或る一定レベル
を超えるとデバイスを構成するＩＣの誤動作を引き起す
要因となり得るので、そのレベルを許容範囲内に保つ、
若しくは、その発生自体を防止する必要がある。
を超えるとデバイスを構成するＩＣの誤動作を引き起す
要因となり得るので、そのレベルを許容範囲内に保つ、
若しくは、その発生自体を防止する必要がある。
【０００８】従来、この種のグランドバウンスを防止さ
せるための対策としては、デバイスのグランドピンの位
置を変更し、ピンの長さを短くして、インダクタンス成
分を減少させるという技術が採用されていた。
せるための対策としては、デバイスのグランドピンの位
置を変更し、ピンの長さを短くして、インダクタンス成
分を減少させるという技術が採用されていた。
【０００９】
【発明が解決しようとする課題】一般に、このグランド
バウンスは、同時にドライブする負荷数が多ければ多い
程、電流変化率が大きくなるため、高レベルとなること
が知られている。
バウンスは、同時にドライブする負荷数が多ければ多い
程、電流変化率が大きくなるため、高レベルとなること
が知られている。
【００１０】また、近年、各種デバイスは、技術の進歩
による性能向上と歩調を合わせて、クロックサイクルの
短縮化が図られ、データ幅も拡大されてきており、これ
に伴い、グランドバウンスも、非常に大きなものとなっ
てきている。
による性能向上と歩調を合わせて、クロックサイクルの
短縮化が図られ、データ幅も拡大されてきており、これ
に伴い、グランドバウンスも、非常に大きなものとなっ
てきている。
【００１１】このような状況においては、従来のＧＮＤ
ピンに係る変更によってインダクタンス成分を減少させ
る方法では、前述のように大きくなったグランドバウン
スに対処することができない。
ピンに係る変更によってインダクタンス成分を減少させ
る方法では、前述のように大きくなったグランドバウン
スに対処することができない。
【００１２】また、従来の方法は、デバイスを構成する
ＩＣパッケージの形状により許容される範囲内において
のみ可能な方法であり、外形が大型で多ピンのＩＣパッ
ケージにおいては適用することが難しい。
ＩＣパッケージの形状により許容される範囲内において
のみ可能な方法であり、外形が大型で多ピンのＩＣパッ
ケージにおいては適用することが難しい。
【００１３】そこで、本発明は、かかる従来技術におけ
る問題点を解決すべく、複数の外部負荷を同時にドライ
ブする場合においても、グランドバウンスの増加を抑制
することのできる手段を提供することを、その課題とす
る。
る問題点を解決すべく、複数の外部負荷を同時にドライ
ブする場合においても、グランドバウンスの増加を抑制
することのできる手段を提供することを、その課題とす
る。
【００１４】
【課題を解決するための手段】本発明は、上述した課題
を解決するために、出力信号がＨＩＧＨレベルからＬＯ
Ｗレベルへと状態を遷移する際に、ＶＲＥＦを経由する
までの時間については、その遷移にかかる時間を遅らせ
ることなく、一方、ＶＲＥＦを経由した後における遷移
にかかる時間のみを遅らせるための機能を備えることに
より、出力波形信号の遅延を大きくすることなく、全体
として立ち下がり時間を長くすることができるようにし
た。
を解決するために、出力信号がＨＩＧＨレベルからＬＯ
Ｗレベルへと状態を遷移する際に、ＶＲＥＦを経由する
までの時間については、その遷移にかかる時間を遅らせ
ることなく、一方、ＶＲＥＦを経由した後における遷移
にかかる時間のみを遅らせるための機能を備えることに
より、出力波形信号の遅延を大きくすることなく、全体
として立ち下がり時間を長くすることができるようにし
た。
【００１５】本発明による具体的解決手段は、以下に示
す示される。
す示される。
【００１６】即ち、本発明によれば、第１の波形出力回
路として、波形入力部及び波形出力部を備え、該は計入
力部からＬＯＷレベル又はＨＩＧＨレベルの入力信号波
形を入力されて、当該入力信号波形を反転して、前記波
形出力部から前記ＨＩＧＨレベル又は前記ＬＯＷレベル
の出力信号波形を出力する波形出力回路であって、前記
出力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベルへ
と状態を遷移する際に所定の電位である参照電圧を経由
すると共に、グランドと前記波形出力部との間に接続さ
れて、前記ＬＯＷレベルの出力信号波形を出力する際に
当該出力に寄与する複数のスイッチ素子を備える波形出
力回路において、前記複数のスイッチ素子の内、少なく
とも一つの特定のスイッチ素子と前記波形出力部との間
に挿入され、前記出力信号が前記ＨＩＧＨレベルから前
記ＬＯＷレベルへと状態を遷移する際に前記参照電圧を
経由した時点で、当該特定のスイッチ素子に対する電源
の供給を切断するための電源切断手段を有することを特
徴とする波形出力回路が得られる。
路として、波形入力部及び波形出力部を備え、該は計入
力部からＬＯＷレベル又はＨＩＧＨレベルの入力信号波
形を入力されて、当該入力信号波形を反転して、前記波
形出力部から前記ＨＩＧＨレベル又は前記ＬＯＷレベル
の出力信号波形を出力する波形出力回路であって、前記
出力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベルへ
と状態を遷移する際に所定の電位である参照電圧を経由
すると共に、グランドと前記波形出力部との間に接続さ
れて、前記ＬＯＷレベルの出力信号波形を出力する際に
当該出力に寄与する複数のスイッチ素子を備える波形出
力回路において、前記複数のスイッチ素子の内、少なく
とも一つの特定のスイッチ素子と前記波形出力部との間
に挿入され、前記出力信号が前記ＨＩＧＨレベルから前
記ＬＯＷレベルへと状態を遷移する際に前記参照電圧を
経由した時点で、当該特定のスイッチ素子に対する電源
の供給を切断するための電源切断手段を有することを特
徴とする波形出力回路が得られる。
【００１７】また、本発明によれば、第２の波形出力回
路として、前記第１の波形出力回路において、前記波形
入力部にゲートを接続されると共に、前記波形出力部に
ドレインを接続され、ソースに電源電圧が接続されるＰ
ＭＯＳトランジスタを更に備え、前記複数のスイッチ素
子として、第１及び第３のＮＭＯＳトランジスタを備
え、前記電源切断手段として、２入力差動回路及び第２
のＮＭＯＳトランジスタを備えており、前記第１のＮＭ
ＯＳトランジスタは、ゲートを前記波形入力部に接続さ
れると共に、ドレインを前記波形出力部に接続され、ソ
ースを前記グランドに接続されており、前記２入力差動
回路は、第１及び第２の入力端子並びに出力部を備え、
前記第１の入力端子を前記波形出力部に接続され、前記
第２の入力端子に前記参照電圧を供給されており、前記
第２のＮＭＯＳトランジスタは、ドレインを前記波形出
力部に接続され、ゲートに前記２入力差動回路の出力部
を接続されており、前記第３のＮＭＯＳトランジスタ
は、ゲートを前記波形入力部に接続されると共に、ドレ
インを前記第２のＮＭＯＳトランジスタのソースに接続
され、ソースを前記グランドに接続されており、前記出
力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベルへと
状態を遷移する際に前記参照電圧を経由した時点で、前
記２入力差動回路及び前記第２のＮＭＯＳトランジスタ
が前記電源切断手段として動作し、前記第３のＮＭＯＳ
トランジスタに供給される電圧を切断することを特徴と
する波形出力回路が得られる。
路として、前記第１の波形出力回路において、前記波形
入力部にゲートを接続されると共に、前記波形出力部に
ドレインを接続され、ソースに電源電圧が接続されるＰ
ＭＯＳトランジスタを更に備え、前記複数のスイッチ素
子として、第１及び第３のＮＭＯＳトランジスタを備
え、前記電源切断手段として、２入力差動回路及び第２
のＮＭＯＳトランジスタを備えており、前記第１のＮＭ
ＯＳトランジスタは、ゲートを前記波形入力部に接続さ
れると共に、ドレインを前記波形出力部に接続され、ソ
ースを前記グランドに接続されており、前記２入力差動
回路は、第１及び第２の入力端子並びに出力部を備え、
前記第１の入力端子を前記波形出力部に接続され、前記
第２の入力端子に前記参照電圧を供給されており、前記
第２のＮＭＯＳトランジスタは、ドレインを前記波形出
力部に接続され、ゲートに前記２入力差動回路の出力部
を接続されており、前記第３のＮＭＯＳトランジスタ
は、ゲートを前記波形入力部に接続されると共に、ドレ
インを前記第２のＮＭＯＳトランジスタのソースに接続
され、ソースを前記グランドに接続されており、前記出
力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベルへと
状態を遷移する際に前記参照電圧を経由した時点で、前
記２入力差動回路及び前記第２のＮＭＯＳトランジスタ
が前記電源切断手段として動作し、前記第３のＮＭＯＳ
トランジスタに供給される電圧を切断することを特徴と
する波形出力回路が得られる。
【００１８】また、本発明によれば、第３の波形出力回
路として、前記第１の波形出力回路において、前記波形
入力部にベースを接続されると共に、前記波形出力部に
コレクタを接続され、エミッタに電源電圧が接続される
ＰＭＯＳトランジスタを更に備え、前記複数のスイッチ
素子として、第１及び第３のｎｐｎトランジスタを備
え、前記電源切断手段として、２入力差動回路及び第２
のｎｐｎトランジスタを備えており、前記第１のｎｐｎ
トランジスタは、ベースを前記波形入力部に接続される
と共に、コレクタを前記波形出力部に接続され、エミッ
タを前記グランドに接続されており、前記２入力差動回
路は、第１及び第２の入力端子並びに出力部を備え、前
記第１の入力端子を前記波形出力部に接続され、前記第
２の入力端子に前記参照電圧を供給されており、前記第
２のｎｐｎトランジスタは、コレクタを前記波形出力部
に接続され、ベースに前記２入力差動回路の出力部を接
続されており、前記第３のｎｐｎトランジスタは、ベー
スを前記波形入力部に接続されると共に、コレクタを前
記第２のｎｐｎトランジスタのソースに接続され、エミ
ッタを前記グランドに接続されており、前記出力信号が
前記ＨＩＧＨレベルから前記ＬＯＷレベルへと状態を遷
移する際に前記参照電圧を経由した時点で、前記２入力
差動回路及び前記第２のｎｐｎトランジスタが前記電源
切断手段として動作し、前記第３のｎｐｎトランジスタ
に供給される電圧を切断することを特徴とする波形出力
回路が得られる。
路として、前記第１の波形出力回路において、前記波形
入力部にベースを接続されると共に、前記波形出力部に
コレクタを接続され、エミッタに電源電圧が接続される
ＰＭＯＳトランジスタを更に備え、前記複数のスイッチ
素子として、第１及び第３のｎｐｎトランジスタを備
え、前記電源切断手段として、２入力差動回路及び第２
のｎｐｎトランジスタを備えており、前記第１のｎｐｎ
トランジスタは、ベースを前記波形入力部に接続される
と共に、コレクタを前記波形出力部に接続され、エミッ
タを前記グランドに接続されており、前記２入力差動回
路は、第１及び第２の入力端子並びに出力部を備え、前
記第１の入力端子を前記波形出力部に接続され、前記第
２の入力端子に前記参照電圧を供給されており、前記第
２のｎｐｎトランジスタは、コレクタを前記波形出力部
に接続され、ベースに前記２入力差動回路の出力部を接
続されており、前記第３のｎｐｎトランジスタは、ベー
スを前記波形入力部に接続されると共に、コレクタを前
記第２のｎｐｎトランジスタのソースに接続され、エミ
ッタを前記グランドに接続されており、前記出力信号が
前記ＨＩＧＨレベルから前記ＬＯＷレベルへと状態を遷
移する際に前記参照電圧を経由した時点で、前記２入力
差動回路及び前記第２のｎｐｎトランジスタが前記電源
切断手段として動作し、前記第３のｎｐｎトランジスタ
に供給される電圧を切断することを特徴とする波形出力
回路が得られる。
【００１９】更に、本発明によれば、外部負荷をドライ
ブするためのデバイスであって、前記第１乃至第３のい
ずれかの波形出力回路を、前記外部負荷に対する波形を
出力するための波形出力手段として、備えることを特徴
とするデバイスが得られる。
ブするためのデバイスであって、前記第１乃至第３のい
ずれかの波形出力回路を、前記外部負荷に対する波形を
出力するための波形出力手段として、備えることを特徴
とするデバイスが得られる。
【００２０】また、本発明によれば、前記デバイスであ
って、同時に複数の外部負荷をドライブし得ることを特
徴とするデバイスが得られる。
って、同時に複数の外部負荷をドライブし得ることを特
徴とするデバイスが得られる。
【００２１】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００２２】（第１の実施の形態）本発明の第１の実施
の形態によるデバイスは、図１に示されるような回路構
成の波形出力回路を備えている。
の形態によるデバイスは、図１に示されるような回路構
成の波形出力回路を備えている。
【００２３】本実施の形態における波形出力回路は、図
１に示されるように、波形入力部１１、第１乃至第３の
ＮＭＯＳトランジスタ１２〜１４、ＰＭＯＳトランジス
タ１５、２入力差動回路１６、波形出力部１７を備えて
いる。
１に示されるように、波形入力部１１、第１乃至第３の
ＮＭＯＳトランジスタ１２〜１４、ＰＭＯＳトランジス
タ１５、２入力差動回路１６、波形出力部１７を備えて
いる。
【００２４】波形入力部１１は、第１のＮＭＯＳトラン
ジスタ１２のゲートＧ、第３のＮＭＯＳトランジスタ１
４のゲートＧ、及びＰＭＯＳトランジスタ１５のゲート
Ｇの夫々に接続されている。
ジスタ１２のゲートＧ、第３のＮＭＯＳトランジスタ１
４のゲートＧ、及びＰＭＯＳトランジスタ１５のゲート
Ｇの夫々に接続されている。
【００２５】第１のＮＭＯＳトランジスタ１２は、ソー
スＳにＧＮＤ電位が供給され、ドレインＤを波形出力部
１７に接続されている。
スＳにＧＮＤ電位が供給され、ドレインＤを波形出力部
１７に接続されている。
【００２６】第３のＮＭＯＳトランジスタ１４は、ソー
スＳにＧＮＤ電位が供給され、ドレインＤを、後述する
第２のＮＭＯＳトランジスタ１３の有するソースＳに接
続されている。
スＳにＧＮＤ電位が供給され、ドレインＤを、後述する
第２のＮＭＯＳトランジスタ１３の有するソースＳに接
続されている。
【００２７】２入力差動回路１６は、第１及び第２の入
力端子１６１及び１６２を備えており、第１の入力端子
１６１を波形出力部１７に接続され、第２の入力端子１
６２に参照電位（ＶＲＥＦ）が供給される。２入力差動
回路１６は、第１及び第２の入力端子１６１及び１６２
に入力される入力電位の差動出力を第２のＮＭＯＳトラ
ンジスタ１３のゲートＧに対して出力する。
力端子１６１及び１６２を備えており、第１の入力端子
１６１を波形出力部１７に接続され、第２の入力端子１
６２に参照電位（ＶＲＥＦ）が供給される。２入力差動
回路１６は、第１及び第２の入力端子１６１及び１６２
に入力される入力電位の差動出力を第２のＮＭＯＳトラ
ンジスタ１３のゲートＧに対して出力する。
【００２８】第２のＮＭＯＳトランジスタ１３は、ドレ
インＤを波形出力部１７に接続され、ソースＳを第３の
ＮＭＯＳトランジスタ１４のドレインＤに接続されてい
る。
インＤを波形出力部１７に接続され、ソースＳを第３の
ＮＭＯＳトランジスタ１４のドレインＤに接続されてい
る。
【００２９】ＰＭＯＳトランジスタ１５は、ソースＳに
電源電圧を供給され、ドレインＤを波形出力部１７に接
続されている。即ち、ＰＭＯＳトランジスタ１５のドレ
インＤは、第１及び第２のＮＭＯＳトランジスタ１２及
び１３のドレインＤ、並びに２入力差動回路１６の備え
る第１の入力端子１６１に接続されている。
電源電圧を供給され、ドレインＤを波形出力部１７に接
続されている。即ち、ＰＭＯＳトランジスタ１５のドレ
インＤは、第１及び第２のＮＭＯＳトランジスタ１２及
び１３のドレインＤ、並びに２入力差動回路１６の備え
る第１の入力端子１６１に接続されている。
【００３０】以下に、このような構成を備える本実施の
形態による波形出力回路に関し、波形出力部から立ち下
がり波形が出力されるときの回路動作について説明す
る。
形態による波形出力回路に関し、波形出力部から立ち下
がり波形が出力されるときの回路動作について説明す
る。
【００３１】尚、以下においては、波形出力部１７にお
けるＨＩＧＨレベルを電源電圧とし、波形出力部１７に
おけるＬＯＷレベルをＧＮＤレベルとし、ＶＲＥＦ＝
（電源電圧）／２として、説明する。
けるＨＩＧＨレベルを電源電圧とし、波形出力部１７に
おけるＬＯＷレベルをＧＮＤレベルとし、ＶＲＥＦ＝
（電源電圧）／２として、説明する。
【００３２】波形入力部１１に、ＬＯＷレベルの信号が
入力されると、このＬＯＷレベルの信号は、ＰＭＯＳト
ランジスタ１５のゲートＧ、第１のＮＭＯＳトランジス
タ１２のゲートＧ、第３のＮＭＯＳトランジスタ１４の
ゲートＧに入力されることとなる。その結果、ＰＭＯＳ
トランジスタ１５がオンとなり、第１及び第３のＮＭＯ
Ｓトランジスタ１２及び１４がオフとなって、波形出力
部１７からは、ＨＩＧＨレベルの信号波形が出力され
る。
入力されると、このＬＯＷレベルの信号は、ＰＭＯＳト
ランジスタ１５のゲートＧ、第１のＮＭＯＳトランジス
タ１２のゲートＧ、第３のＮＭＯＳトランジスタ１４の
ゲートＧに入力されることとなる。その結果、ＰＭＯＳ
トランジスタ１５がオンとなり、第１及び第３のＮＭＯ
Ｓトランジスタ１２及び１４がオフとなって、波形出力
部１７からは、ＨＩＧＨレベルの信号波形が出力され
る。
【００３３】この過程で、ＨＩＧＨレベルが２入力差動
回路１６の有する第１の入力端子１６１に供給される。
ここで、上記条件に示されるように、ＨＩＧＨレベル
は、ＶＲＥＦよりも大きい電位であるので、２入力差動
回路１６は、ＨＩＧＨレベルを出力することとなる。即
ち、第２のＮＭＯＳトランジスタ１３のゲートＧには、
ＨＩＧＨレベルが入力されることになり、それによっ
て、第２のＮＭＯＳトランジスタ１３がオンになる。
回路１６の有する第１の入力端子１６１に供給される。
ここで、上記条件に示されるように、ＨＩＧＨレベル
は、ＶＲＥＦよりも大きい電位であるので、２入力差動
回路１６は、ＨＩＧＨレベルを出力することとなる。即
ち、第２のＮＭＯＳトランジスタ１３のゲートＧには、
ＨＩＧＨレベルが入力されることになり、それによっ
て、第２のＮＭＯＳトランジスタ１３がオンになる。
【００３４】一方、波形入力部１１に、ＨＩＧＨレベル
の信号が入力されると、このＨＩＧＨレベルの信号は、
ＰＭＯＳトランジスタ１５のゲートＧ、第１のＮＭＯＳ
トランジスタ１２のゲートＧ、第３のＮＭＯＳトランジ
スタ１４のゲートＧに入力されることとなる。その結
果、ＰＭＯＳトランジスタ１５がオフになり、第１及び
第３のＮＭＯＳトランジスタ１２及び１４がオンとなっ
て、波形出力部１７からは、ＨＩＧＨレベルの信号波形
が出力される。
の信号が入力されると、このＨＩＧＨレベルの信号は、
ＰＭＯＳトランジスタ１５のゲートＧ、第１のＮＭＯＳ
トランジスタ１２のゲートＧ、第３のＮＭＯＳトランジ
スタ１４のゲートＧに入力されることとなる。その結
果、ＰＭＯＳトランジスタ１５がオフになり、第１及び
第３のＮＭＯＳトランジスタ１２及び１４がオンとなっ
て、波形出力部１７からは、ＨＩＧＨレベルの信号波形
が出力される。
【００３５】この過程で、ＬＯＷレベルが２入力差動回
路１６の有する第１の入力端子１６１に供給される。こ
こで、上記条件に示されるように、ＬＯＷレベルは、Ｖ
ＲＥＦよりも小さい電位であるので、２入力差動回路１
６は、ＬＯＷレベルを出力することとなる。即ち、第２
のＮＭＯＳトランジスタ１３のゲートＧには、ＬＯＷレ
ベルが入力されることとなり、それによって、第２のＮ
ＭＯＳトランジスタ１３がオフになる。
路１６の有する第１の入力端子１６１に供給される。こ
こで、上記条件に示されるように、ＬＯＷレベルは、Ｖ
ＲＥＦよりも小さい電位であるので、２入力差動回路１
６は、ＬＯＷレベルを出力することとなる。即ち、第２
のＮＭＯＳトランジスタ１３のゲートＧには、ＬＯＷレ
ベルが入力されることとなり、それによって、第２のＮ
ＭＯＳトランジスタ１３がオフになる。
【００３６】次に、波形入力部１１から入力される信号
レベルがＬＯＷからＨＩＧＨに遷移する過程における動
作について説明する。
レベルがＬＯＷからＨＩＧＨに遷移する過程における動
作について説明する。
【００３７】確認のために記しておくと、初期状態は、
波形入力部１１にＬＯＷレベルが入力され、波形出力部
からはＨＩＧＨレベルが出力される。また、ＰＭＯＳト
ランジスタ１５がオンであり、第１のＮＭＯＳトランジ
スタ１２がオフであり、第２のＮＭＯＳトランジスタ１
３がオンであり、第３のＮＭＯＳトランジスタ１４がオ
フとなっている。
波形入力部１１にＬＯＷレベルが入力され、波形出力部
からはＨＩＧＨレベルが出力される。また、ＰＭＯＳト
ランジスタ１５がオンであり、第１のＮＭＯＳトランジ
スタ１２がオフであり、第２のＮＭＯＳトランジスタ１
３がオンであり、第３のＮＭＯＳトランジスタ１４がオ
フとなっている。
【００３８】このような状態において、波形入力部１１
における電位がＬＯＷレベルからＨＩＧＨレベルに変化
すると、ＰＭＯＳトランジスタ１５がオンからオフへと
その状態を変化し、第１のＮＭＯＳトランジスタ１２が
オフからオンへとその状態を変化し、第３のＮＭＯＳト
ランジスタ１４がオフからオンへとその状態を変化す
る。
における電位がＬＯＷレベルからＨＩＧＨレベルに変化
すると、ＰＭＯＳトランジスタ１５がオンからオフへと
その状態を変化し、第１のＮＭＯＳトランジスタ１２が
オフからオンへとその状態を変化し、第３のＮＭＯＳト
ランジスタ１４がオフからオンへとその状態を変化す
る。
【００３９】ここで、第２のＮＭＯＳトランジスタ１３
の動作は、次のようなものとなる。即ち、波形出力部１
７における電位がＨＩＧＨレベルからＶＲＥＦまで下が
る間、２入力差動回路１６は、ＨＩＧＨレベルを出力し
つづける。それによって、第２のＮＭＯＳトランジスタ
１３がオン状態を維持し、波形出力部１７と実質的に同
じ電位を第３のＮＭＯＳトランジスタ１４のドレインに
供給する。
の動作は、次のようなものとなる。即ち、波形出力部１
７における電位がＨＩＧＨレベルからＶＲＥＦまで下が
る間、２入力差動回路１６は、ＨＩＧＨレベルを出力し
つづける。それによって、第２のＮＭＯＳトランジスタ
１３がオン状態を維持し、波形出力部１７と実質的に同
じ電位を第３のＮＭＯＳトランジスタ１４のドレインに
供給する。
【００４０】しかし、波形出力部１７における電位が、
更に下がり、ＶＲＥＦよりも小さくなると、この波形出
力部１７における電位が２入力差動回路１６の備える第
１の入力端子１６１に入力され、２入力差動回路１６
は、その出力をＨＩＧＨレベルからＬＯＷレベルに変化
させる。それによって、第２のＮＭＯＳトランジスタ１
３がオンからオフへとその状態を変化する。
更に下がり、ＶＲＥＦよりも小さくなると、この波形出
力部１７における電位が２入力差動回路１６の備える第
１の入力端子１６１に入力され、２入力差動回路１６
は、その出力をＨＩＧＨレベルからＬＯＷレベルに変化
させる。それによって、第２のＮＭＯＳトランジスタ１
３がオンからオフへとその状態を変化する。
【００４１】この第２のＮＭＯＳトランジスタ１３の状
態変化が怒る前までは、上述した通り、ＰＭＯＳトラン
ジスタ１５がオン状態からオフ状態へと状態移行し、第
２のＮＭＯＳトランジスタ１３がオン状態にあり、第１
及び第３のＮＭＯＳトランジスタ１２及び１４がオフ状
態からオン状態へと状態移行していたことから、波形出
力部１７における出力波形は、ＨＩＧＨレベルからＬＯ
Ｗレベルへと変化しつつあった。しかし、更に、波形出
力部１７における出力波形がＨＩＧＨレベルからＶＲＥ
Ｆレベルへと変化したところで、第２のＮＭＯＳトラン
ジスタ１３がオフ状態へと移行してしまうので、波形出
力部１７における出力波形に関し、ＨＩＧＨレベルから
ＬＯＷレベルへの状態変化の過程は、それまで、第１の
ＮＭＯＳトランジスタ１２と第３のＮＭＯＳトランジス
タ１４によって、変化しつつあったものが、第１のＮＭ
ＯＳトランジスタ１２による変化のみとなってしまうこ
ととなる。その結果、波形出力部１７における波形変化
時間は、ＶＲＥＦより小さな電位になると、ＶＲＥＦよ
り大きな電位であった場合と比較して、緩やかな変化と
なる。この波形変化を図２に示す。
態変化が怒る前までは、上述した通り、ＰＭＯＳトラン
ジスタ１５がオン状態からオフ状態へと状態移行し、第
２のＮＭＯＳトランジスタ１３がオン状態にあり、第１
及び第３のＮＭＯＳトランジスタ１２及び１４がオフ状
態からオン状態へと状態移行していたことから、波形出
力部１７における出力波形は、ＨＩＧＨレベルからＬＯ
Ｗレベルへと変化しつつあった。しかし、更に、波形出
力部１７における出力波形がＨＩＧＨレベルからＶＲＥ
Ｆレベルへと変化したところで、第２のＮＭＯＳトラン
ジスタ１３がオフ状態へと移行してしまうので、波形出
力部１７における出力波形に関し、ＨＩＧＨレベルから
ＬＯＷレベルへの状態変化の過程は、それまで、第１の
ＮＭＯＳトランジスタ１２と第３のＮＭＯＳトランジス
タ１４によって、変化しつつあったものが、第１のＮＭ
ＯＳトランジスタ１２による変化のみとなってしまうこ
ととなる。その結果、波形出力部１７における波形変化
時間は、ＶＲＥＦより小さな電位になると、ＶＲＥＦよ
り大きな電位であった場合と比較して、緩やかな変化と
なる。この波形変化を図２に示す。
【００４２】これに対して、図４に示される従来の波形
出力回路においては、波形入力部１１への入力レベル
が、ＬＯＷレベルからＨＩＧＨレベルへと変化した際
に、波形出力部１７からは、前述の通り、図５に示すよ
うな立ち下がり波形が得られる。
出力回路においては、波形入力部１１への入力レベル
が、ＬＯＷレベルからＨＩＧＨレベルへと変化した際
に、波形出力部１７からは、前述の通り、図５に示すよ
うな立ち下がり波形が得られる。
【００４３】図２及び図５に示される波形変化を対比す
れば理解されるように、本実施の形態における波形出力
回路は、従来構成の波形出力回路と比較して、電源電圧
レベルからＧＮＤレベルへと出力波形の状態を遷移させ
る際に、電源電圧レベルからＶＲＥＦまでについては、
同時間で状態を遷移させる一方、ＶＲＥＦ以下のレベル
にあっては、緩やかにその状態を変化させる。
れば理解されるように、本実施の形態における波形出力
回路は、従来構成の波形出力回路と比較して、電源電圧
レベルからＧＮＤレベルへと出力波形の状態を遷移させ
る際に、電源電圧レベルからＶＲＥＦまでについては、
同時間で状態を遷移させる一方、ＶＲＥＦ以下のレベル
にあっては、緩やかにその状態を変化させる。
【００４４】このことから分かるとおり、本実施の形態
による波形出力回路は、波形出力部１７からの出力波形
がＶＲＥＦになるまでの時間については、遅らせること
なく、その一方で、ＶＲＥＦ以下で遷移する間について
のみ遅らせることができることから、出力する信号の遅
延を大きくすることなく、全体として立ち下がり時間を
長くすることができるので、結果として、ＧＮＤバウン
スを防止することができる。即ち、本実施の形態による
波形出力回路は、ＧＮＤバウンス防止回路として作用す
る。
による波形出力回路は、波形出力部１７からの出力波形
がＶＲＥＦになるまでの時間については、遅らせること
なく、その一方で、ＶＲＥＦ以下で遷移する間について
のみ遅らせることができることから、出力する信号の遅
延を大きくすることなく、全体として立ち下がり時間を
長くすることができるので、結果として、ＧＮＤバウン
スを防止することができる。即ち、本実施の形態による
波形出力回路は、ＧＮＤバウンス防止回路として作用す
る。
【００４５】（第２の実施の形態）本発明の第２の実施
の形態によるデバイスは、図３に示されるような回路構
成の波形出力回路を備えている。
の形態によるデバイスは、図３に示されるような回路構
成の波形出力回路を備えている。
【００４６】本実施の形態における波形出力回路は、図
１に示される第１の実施の形態による波形出力回路にお
いて、各ＮＭＯＳトランジスタに代えてｎｐｎトランジ
スタを採用し、ＰＭＯＳトランジスタに代えてｐｎｐト
ランジスタを採用して構成した変形例である。
１に示される第１の実施の形態による波形出力回路にお
いて、各ＮＭＯＳトランジスタに代えてｎｐｎトランジ
スタを採用し、ＰＭＯＳトランジスタに代えてｐｎｐト
ランジスタを採用して構成した変形例である。
【００４７】即ち、本実施の形態による波形出力回路
は、図３に示されるように、波形入力部１１、第１乃至
第３のｎｐｎトランジスタ１２Ａ〜１４Ａ、ｐｎｐトラ
ンジスタ１５Ａ、２入力差動回路１６、波形出力部１７
を備えている。
は、図３に示されるように、波形入力部１１、第１乃至
第３のｎｐｎトランジスタ１２Ａ〜１４Ａ、ｐｎｐトラ
ンジスタ１５Ａ、２入力差動回路１６、波形出力部１７
を備えている。
【００４８】波形入力部１１は、第１のｎｐｎトランジ
スタ１２ＡのベースＢ、第３のｎｐｎトランジスタ１４
ＡのベースＢ、及びｐｎｐトランジスタ１５Ａのベース
Ｂの夫々に接続されている。
スタ１２ＡのベースＢ、第３のｎｐｎトランジスタ１４
ＡのベースＢ、及びｐｎｐトランジスタ１５Ａのベース
Ｂの夫々に接続されている。
【００４９】第１のｎｐｎトランジスタ１２Ａは、エミ
ッタＥにＧＮＤ電位が供給され、コレクタＣを波形出力
部１７に接続されている。
ッタＥにＧＮＤ電位が供給され、コレクタＣを波形出力
部１７に接続されている。
【００５０】第３のｎｐｎトランジスタ１４Ａは、エミ
ッタＥにＧＮＤ電位が供給され、コレクタＣを、後述す
る第２のｎｐｎトランジスタ１３Ａの有するエミッタＥ
に接続されている。
ッタＥにＧＮＤ電位が供給され、コレクタＣを、後述す
る第２のｎｐｎトランジスタ１３Ａの有するエミッタＥ
に接続されている。
【００５１】２入力差動回路１６は、第１及び第２の入
力端子１６１及び１６２を備えており、第１の入力端子
１６１を波形出力部１７に接続され、第２の入力端子１
６２に参照電位（ＶＲＥＦ）が供給される。２入力差動
回路１６は、第１及び第２の入力端子１６１及び１６２
に入力される入力電位の差動出力を第２のｎｐｎトラン
ジスタ１３ＡのベースＢに対して出力する。
力端子１６１及び１６２を備えており、第１の入力端子
１６１を波形出力部１７に接続され、第２の入力端子１
６２に参照電位（ＶＲＥＦ）が供給される。２入力差動
回路１６は、第１及び第２の入力端子１６１及び１６２
に入力される入力電位の差動出力を第２のｎｐｎトラン
ジスタ１３ＡのベースＢに対して出力する。
【００５２】第２のｎｐｎトランジスタ１３Ａは、コレ
クタＣを波形出力部１７に接続され、エミッタＥを第３
のｎｐｎトランジスタ１４ＡのコレクタＣに接続されて
いる。
クタＣを波形出力部１７に接続され、エミッタＥを第３
のｎｐｎトランジスタ１４ＡのコレクタＣに接続されて
いる。
【００５３】ｐｎｐトランジスタ１５Ａは、エミッタＥ
に電源電圧を供給され、コレクタＣを波形出力部１７に
接続されている。即ち、ｐｎｐトランジスタ１５Ａのコ
レクタＣは、第１及び第２のｎｐｎトランジスタ１２Ａ
及び１３ＡのコレクタＣ、並びに２入力差動回路１６の
備える第１の入力端子１６１に接続されている。
に電源電圧を供給され、コレクタＣを波形出力部１７に
接続されている。即ち、ｐｎｐトランジスタ１５Ａのコ
レクタＣは、第１及び第２のｎｐｎトランジスタ１２Ａ
及び１３ＡのコレクタＣ、並びに２入力差動回路１６の
備える第１の入力端子１６１に接続されている。
【００５４】このような構成を備える本実施の形態の波
形出力回路においても、第１の実施の形態と同様に、波
形出力部１７からの出力波形がＶＲＥＦになるまでの時
間については、遅らせることなく、その一方で、ＶＲＥ
Ｆ以下で遷移する間についてのみ遅らせることができる
ことから、出力する信号の遅延を大きくすることなく、
全体として立ち下がり時間を長くすることができるの
で、結果として、ＧＮＤバウンスを防止することができ
る。即ち、本実施の形態による波形出力回路もまた、Ｇ
ＮＤバウンス防止回路として作用する。
形出力回路においても、第１の実施の形態と同様に、波
形出力部１７からの出力波形がＶＲＥＦになるまでの時
間については、遅らせることなく、その一方で、ＶＲＥ
Ｆ以下で遷移する間についてのみ遅らせることができる
ことから、出力する信号の遅延を大きくすることなく、
全体として立ち下がり時間を長くすることができるの
で、結果として、ＧＮＤバウンスを防止することができ
る。即ち、本実施の形態による波形出力回路もまた、Ｇ
ＮＤバウンス防止回路として作用する。
【００５５】尚、上述した第１及び第２の実施の形態に
おいては、波形出力の状態をＨＩＧＨレベルからＬＯＷ
レベルへと遷移させた場合に、出力信号の遅延を大きく
することなく、全体として立下り時間を長くすることが
できる回路構成について説明してきたが、同様の概念を
適用すれば、波形出力の状態をＬＯＷレベルからＨＩＧ
Ｈレベルへと遷移させた場合に、出力信号の遅延を大き
くすることなく、全体として立上がり時間を長くするこ
とのできる回路も構成することができる。
おいては、波形出力の状態をＨＩＧＨレベルからＬＯＷ
レベルへと遷移させた場合に、出力信号の遅延を大きく
することなく、全体として立下り時間を長くすることが
できる回路構成について説明してきたが、同様の概念を
適用すれば、波形出力の状態をＬＯＷレベルからＨＩＧ
Ｈレベルへと遷移させた場合に、出力信号の遅延を大き
くすることなく、全体として立上がり時間を長くするこ
とのできる回路も構成することができる。
【００５６】一例として、当該回路構成を以下に記す。
即ち、当該波形出力回路は、波形入力部、ＮＭＯＳトラ
ンジスタ、第１乃至第３のＰＭＯＳトランジスタ、第２
の２入力差動回路、波形出力部を備えており、各構成要
素は、次のようにして接続される。波形入力部は、第１
及び第３のＰＭＯＳトランジスタのゲートに接続される
と共に、ＮＭＯＳトランジスタのゲートに接続される。
第１のＰＭＯＳトランジスタは、ソースを電源電圧に接
続され、ドレインを波形出力部に接続される。第２の２
入力差動回路は、第３及び第４の入力端子を備えてお
り、第３の入力端子を波形出力部に接続され、第４の入
力端子にＶＲＥＦを供給される。第２の２入力差動回路
の出力は、第２のＰＭＯＳトランジスタのゲートに入力
される。第２のＰＭＯＳトランジスタは、ドレインを波
形出力部に接続され、ソースを第３のＰＭＯＳトランジ
スタのドレインに接続される。第３のＰＭＯＳトランジ
スタは、ソースに電源電圧を供給される。ＮＭＯＳトラ
ンジスタは、ソースをＧＮＤに接続され、ドレインを波
形出力部に接続される。即ち、ＮＭＯＳトランジスタの
ドレインは、第１及び第２のＰＭＯＳトランジスタのド
レインに接続されると共に第２の２入力差動回路の有す
る第３の入力端子に接続される。
即ち、当該波形出力回路は、波形入力部、ＮＭＯＳトラ
ンジスタ、第１乃至第３のＰＭＯＳトランジスタ、第２
の２入力差動回路、波形出力部を備えており、各構成要
素は、次のようにして接続される。波形入力部は、第１
及び第３のＰＭＯＳトランジスタのゲートに接続される
と共に、ＮＭＯＳトランジスタのゲートに接続される。
第１のＰＭＯＳトランジスタは、ソースを電源電圧に接
続され、ドレインを波形出力部に接続される。第２の２
入力差動回路は、第３及び第４の入力端子を備えてお
り、第３の入力端子を波形出力部に接続され、第４の入
力端子にＶＲＥＦを供給される。第２の２入力差動回路
の出力は、第２のＰＭＯＳトランジスタのゲートに入力
される。第２のＰＭＯＳトランジスタは、ドレインを波
形出力部に接続され、ソースを第３のＰＭＯＳトランジ
スタのドレインに接続される。第３のＰＭＯＳトランジ
スタは、ソースに電源電圧を供給される。ＮＭＯＳトラ
ンジスタは、ソースをＧＮＤに接続され、ドレインを波
形出力部に接続される。即ち、ＮＭＯＳトランジスタの
ドレインは、第１及び第２のＰＭＯＳトランジスタのド
レインに接続されると共に第２の２入力差動回路の有す
る第３の入力端子に接続される。
【００５７】このような構成を備える波形出力回路にお
いては、波形出力がＬＯＷレベルからＨＩＧＨレベルへ
と遷移する際に、ＶＲＥＦまでは第１及び第２のＰＭＯ
Ｓトランジスタが関与するものの、ＶＲＥＦからＨＩＧ
Ｈレベルへの状態移行には、第１のＰＭＯＳトランジス
タのみが関与することとなり、ＶＲＥＦを超えてからの
状態遷移に係る出力波形変化を緩やかなものとすること
ができる。
いては、波形出力がＬＯＷレベルからＨＩＧＨレベルへ
と遷移する際に、ＶＲＥＦまでは第１及び第２のＰＭＯ
Ｓトランジスタが関与するものの、ＶＲＥＦからＨＩＧ
Ｈレベルへの状態移行には、第１のＰＭＯＳトランジス
タのみが関与することとなり、ＶＲＥＦを超えてからの
状態遷移に係る出力波形変化を緩やかなものとすること
ができる。
【００５８】尚、この構成においても、ＭＯＳトランジ
スタに代えて、バイポーラトランジスタを採用すること
が出来ることは、言うまでもない。
スタに代えて、バイポーラトランジスタを採用すること
が出来ることは、言うまでもない。
【００５９】また、この構成と上述した第１及び第２の
実施の形態に示される回路構成とを組み合わせた構成と
しても良い。
実施の形態に示される回路構成とを組み合わせた構成と
しても良い。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
波形出力部において、ＶＲＥＦになるまでの時間を遅ら
せることなく、全体として立ち下がり時間を長くするこ
とができる波形出力回路を得ることが出来、当該波形出
力回路を用いれば、ＧＮＤバウンスを防止することがで
きる。
波形出力部において、ＶＲＥＦになるまでの時間を遅ら
せることなく、全体として立ち下がり時間を長くするこ
とができる波形出力回路を得ることが出来、当該波形出
力回路を用いれば、ＧＮＤバウンスを防止することがで
きる。
【図１】本発明の第１の実施の形態による波形出力回路
の構成を示す回路図である。
の構成を示す回路図である。
【図２】図１に示される波形出力回路の出力する出力波
形の変化を示す図である。
形の変化を示す図である。
【図３】本発明の第２の実施の形態による波形出力回路
の構成を示す回路図である。
の構成を示す回路図である。
【図４】従来の波形出力回路の構成を示す回路図であ
る。
る。
【図５】図４に示される波形出力回路の出力する出力波
形の変化を示す図である。
形の変化を示す図である。
１１ 波形入力部 １２ 第１のＮＭＯＳトランジスタ １３ 第２のＮＭＯＳトランジスタ １４ 第３のＮＭＯＳトランジスタ １５ ＰＭＯＳトランジスタ １６ ２入力差動回路 １６１ 第１の入力端子 １６２ 第２の入力端子 １７ 波形出力部 １２Ａ 第１のｎｐｎトランジスタ １３Ａ 第２のｎｐｎトランジスタ １４Ａ 第３のｎｐｎトランジスタ １５Ａ ｐｎｐトランジスタ
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70
Claims (6)
- 【請求項１】 波形入力部及び波形出力部を備え、該波
形入力部からＬＯＷレベル又はＨＩＧＨレベルの入力信
号波形を入力されて、当該入力信号波形を反転して、前
記波形出力部から前記ＨＩＧＨレベル又は前記ＬＯＷレ
ベルの出力信号波形を出力する波形出力回路であって、
前記出力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベ
ルへと状態を遷移する際に所定の電位である参照電圧を
経由すると共に、グランドと前記波形出力部との間に接
続されて、前記ＬＯＷレベルの出力信号波形を出力する
際に当該出力に寄与する複数のスイッチ素子を備える波
形出力回路において、 前記複数のスイッチ素子の内、少なくとも一つの特定の
スイッチ素子と前記波形出力部との間に挿入され、前記
出力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベルへ
と状態を遷移する際に前記参照電圧を経由した時点で、
当該特定のスイッチ素子に対する電源の供給を切断する
ための電源切断手段を有することを特徴とする波形出力
回路。 - 【請求項２】 請求項１に記載の波形出力回路におい
て、 前記波形入力部にゲートを接続されると共に、前記波形
出力部にドレインを接続され、ソースに電源電圧が接続
されるＰＭＯＳトランジスタを更に備え、 前記複数のスイッチ素子として、第１及び第３のＮＭＯ
Ｓトランジスタを備え、 前記電源切断手段として、２入力差動回路及び第２のＮ
ＭＯＳトランジスタを備えており、 前記第１のＮＭＯＳトランジスタは、ゲートを前記波形
入力部に接続されると共に、ドレインを前記波形出力部
に接続され、ソースを前記グランドに接続されており、 前記２入力差動回路は、第１及び第２の入力端子並びに
出力部を備え、前記第１の入力端子を前記波形出力部に
接続され、前記第２の入力端子に前記参照電圧を供給さ
れており、 前記第２のＮＭＯＳトランジスタは、ドレインを前記波
形出力部に接続され、ゲートに前記２入力差動回路の出
力部を接続されており、 前記第３のＮＭＯＳトランジスタは、ゲートを前記波形
入力部に接続されると共に、ドレインを前記第２のＮＭ
ＯＳトランジスタのソースに接続され、ソースを前記グ
ランドに接続されており、 前記出力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベ
ルへと状態を遷移する際に前記参照電圧を経由した時点
で、前記２入力差動回路及び前記第２のＮＭＯＳトラン
ジスタが前記電源切断手段として動作し、前記第３のＮ
ＭＯＳトランジスタに供給される電圧を切断することを
特徴とする波形出力回路。 - 【請求項３】 請求項１に記載の波形出力回路におい
て、 前記波形入力部にベースを接続されると共に、前記波形
出力部にコレクタを接続され、エミッタに電源電圧が接
続されるｐｎｐトランジスタを更に備え、 前記複数のスイッチ素子として、第１及び第３のｎｐｎ
トランジスタを備え、 前記電源切断手段として、２入力差動回路及び第２のｎ
ｐｎトランジスタを備えており、 前記第１のｎｐｎトランジスタは、ベースを前記波形入
力部に接続されると共に、コレクタを前記波形出力部に
接続され、エミッタを前記グランドに接続されており、 前記２入力差動回路は、第１及び第２の入力端子並びに
出力部を備え、前記第１の入力端子を前記波形出力部に
接続され、前記第２の入力端子に前記参照電圧を供給さ
れており、 前記第２のｎｐｎトランジスタは、コレクタを前記波形
出力部に接続され、ベースに前記２入力差動回路の出力
部を接続されており、 前記第３のｎｐｎトランジスタは、ベースを前記波形入
力部に接続されると共に、コレクタを前記第２のｎｐｎ
トランジスタのソースに接続され、エミッタを前記グラ
ンドに接続されており、 前記出力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベ
ルへと状態を遷移する際に前記参照電圧を経由した時点
で、前記２入力差動回路及び前記第２のｎｐｎトランジ
スタが前記電源切断手段として動作し、前記第３のｎｐ
ｎトランジスタに供給される電圧を切断することを特徴
とする波形出力回路。 - 【請求項４】 外部負荷をドライブするためのデバイス
であって、請求項１乃至請求項３のいずれかに記載の波
形出力回路を、前記外部負荷に対する波形を出力するた
めの波形出力手段として、備えることを特徴とするデバ
イス。 - 【請求項５】 請求項４に記載のデバイスであって、同
時に複数の外部負荷をドライブし得ることを特徴とする
デバイス。 - 【請求項６】 波形入力部及び波形出力部を備え、該波
形入力部からＬＯＷレベル又はＨＩＧＨレベルの入力信
号波形を入力されて、当該入力信号波形を反転して、前
記波形出力部から前記ＨＩＧＨレベル又は前記ＬＯＷレ
ベルの出力信号波形を出力する波形出力回路であって、
前記出力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベ
ルへと状態を遷移する際に所定の電位である参照電圧を
経由すると共に、グランドと前記波形出力部との間に接
続されて、前記ＬＯＷレベルの出力信号波形を出力する
際に当該出力に寄与する複数のスイッチ素子を備える波
形出力回路において、 前記出力信号が前記ＨＩＧＨレベルから前記ＬＯＷレベ
ルへと状態を遷移する際に、前記参照電圧を経由するま
での時間については、その遷移にかかる時間を遅らせる
ことなく、一方、前記参照電圧を経由した後における遷
移にかかる時間のみを遅らせるための波形出力遷移制御
手段を備えることにより、 出力波形信号の遅延を大きくすることなく、全体として
立ち下がり時間を長くすることができることを特徴とす
る波形出力回路。
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| JP05824398A JP3166840B2 (ja) | 1998-03-10 | 1998-03-10 | 波形出力回路及びそれを備えたデバイス |
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