JP2907752B2 - 出力バッファ電流スリューレート制御集積回路 - Google Patents
出力バッファ電流スリューレート制御集積回路Info
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
Description
【０００１】
【産業上の利用分野】本発明は出力バッファ電流スリュ
ーレート制御集積回路に関するものである。
ーレート制御集積回路に関するものである。
【０００２】
【従来の技術】出力バッファ回路（“オフチップ駆動回
路”とも称される）は、一般に集積回路チップに設けら
れ、これにより外部負荷インピーダンス、即ち、他の集
積回路入力部により、且つプリント回路板(PCB) の相互
接続ラインによって導入される寄生素子により表わされ
る外部負荷インピーダンスを駆動するためのインターフ
ェース回路を構成する。
路”とも称される）は、一般に集積回路チップに設けら
れ、これにより外部負荷インピーダンス、即ち、他の集
積回路入力部により、且つプリント回路板(PCB) の相互
接続ラインによって導入される寄生素子により表わされ
る外部負荷インピーダンスを駆動するためのインターフ
ェース回路を構成する。
【０００３】スイッチング速度に関しては出力バッファ
回路の負荷インピーダンスの容量性素子が重要な役割を
果たしている。従って出力バッファ回路の主要求の１つ
は高電流を供給し得ることである。
回路の負荷インピーダンスの容量性素子が重要な役割を
果たしている。従って出力バッファ回路の主要求の１つ
は高電流を供給し得ることである。
【０００４】サブミクロンのCMOS技術で製造される最近
のVLSIでは、数100 ピコ秒の信号遷移回数が普通であ
り、従って、50 mA/nsの高速で電流を導出し得る主とし
てCMOSより成る出力バッファ回路を設計することができ
る。
のVLSIでは、数100 ピコ秒の信号遷移回数が普通であ
り、従って、50 mA/nsの高速で電流を導出し得る主とし
てCMOSより成る出力バッファ回路を設計することができ
る。
【０００５】しかし、バッファ回路を供給する内部（オ
ンチップ）電源ラインおよび接地ラインは、5 nH乃至15
nH の直列寄生インダクタンスを導入するチップパッケ
ージのピンを経てプリント回路板の外部電源電圧導体お
よび接地電圧導体にそれぞれ接続されているため、かか
る迅速な電流変化がインダクタの式 V = Ltd／dtに従っ
て生ずる際に、著しい電源電圧降下または接地電圧ピー
ク（“誘導性スイッチング雑音電圧”と称される）が発
生する。ＬおよびdI／dtの値が一旦導入されると、500
mVの雑音電圧値が得られる。この雑音電圧は、出力バッ
ファが負荷に電流を供給するかまたは負荷からシンク電
流が供給される場合にそれぞれプリント回路板の電源電
圧導体および接地電圧導体に対し、内部電源電圧レベル
および接地電圧レベルの不所望なアンダーシュートまた
はオーバーシュートとして現われるようになる。
ンチップ）電源ラインおよび接地ラインは、5 nH乃至15
nH の直列寄生インダクタンスを導入するチップパッケ
ージのピンを経てプリント回路板の外部電源電圧導体お
よび接地電圧導体にそれぞれ接続されているため、かか
る迅速な電流変化がインダクタの式 V = Ltd／dtに従っ
て生ずる際に、著しい電源電圧降下または接地電圧ピー
ク（“誘導性スイッチング雑音電圧”と称される）が発
生する。ＬおよびdI／dtの値が一旦導入されると、500
mVの雑音電圧値が得られる。この雑音電圧は、出力バッ
ファが負荷に電流を供給するかまたは負荷からシンク電
流が供給される場合にそれぞれプリント回路板の電源電
圧導体および接地電圧導体に対し、内部電源電圧レベル
および接地電圧レベルの不所望なアンダーシュートまた
はオーバーシュートとして現われるようになる。
【０００６】斯くして発生した雑音電圧は多くの点で不
所望である。まず第１に、スイッチングオフチップ駆動
回路を給電する同一の内部電源ラインおよび接地ライン
によって給電される非スイッチング回路、即ち、“静”
オフチップ駆動回路は、直線領域で作動するトランジス
タによって表わされる低インピーダンス経路を経てその
出力側に電源電圧バウンスおよび接地電圧バウンスを転
送する。この電圧バウンスがしきい値以上となる場合に
はこれら電圧バウンスによって他の集積回路の入力側に
スプリアス遷移を誘起するようになる。第２に、スイッ
チングオフチップ駆動回路を給電する同一の内部電源ラ
インおよび接地ラインによって給電される入力バッファ
回路によって同一の理由で電源電圧バウンスおよび接地
電圧バウンスをチップコアに転送し、これら回路はスプ
リアス遷移を誘起する個別の内部電源ラインおよび接地
ラインによって共通に給電される。第３に、スイッチン
グ速度は低下する。その理由は電圧バウンスが電源電圧
レベルおよび接地電圧レベル間のギャップを短縮するか
らである。
所望である。まず第１に、スイッチングオフチップ駆動
回路を給電する同一の内部電源ラインおよび接地ライン
によって給電される非スイッチング回路、即ち、“静”
オフチップ駆動回路は、直線領域で作動するトランジス
タによって表わされる低インピーダンス経路を経てその
出力側に電源電圧バウンスおよび接地電圧バウンスを転
送する。この電圧バウンスがしきい値以上となる場合に
はこれら電圧バウンスによって他の集積回路の入力側に
スプリアス遷移を誘起するようになる。第２に、スイッ
チングオフチップ駆動回路を給電する同一の内部電源ラ
インおよび接地ラインによって給電される入力バッファ
回路によって同一の理由で電源電圧バウンスおよび接地
電圧バウンスをチップコアに転送し、これら回路はスプ
リアス遷移を誘起する個別の内部電源ラインおよび接地
ラインによって共通に給電される。第３に、スイッチン
グ速度は低下する。その理由は電圧バウンスが電源電圧
レベルおよび接地電圧レベル間のギャップを短縮するか
らである。
【０００７】誘導性スイッチング雑音の問題は、１つ以
上のオフチップ駆動回路が、動作周波数の増大および同
一チップの集積度のために一層頻繁となるある環境を同
時に切換える際に悪化する。即ち、各々が中庸の電流処
理容量を有する４個乃至８個の同時スイッチングオフチ
ップ駆動回路が、同一の内部電源ラインおよび接地ライ
ンにより給電される静駆動回路の出力側のデータを破損
するには充分であることを確かめた。
上のオフチップ駆動回路が、動作周波数の増大および同
一チップの集積度のために一層頻繁となるある環境を同
時に切換える際に悪化する。即ち、各々が中庸の電流処
理容量を有する４個乃至８個の同時スイッチングオフチ
ップ駆動回路が、同一の内部電源ラインおよび接地ライ
ンにより給電される静駆動回路の出力側のデータを破損
するには充分であることを確かめた。
【０００８】プリント回路板のトレース寄生素子により
生ずる静オフチップ駆動回路の出力側に現われる反射お
よびリンギングによってもスイッチング雑音は悪化す
る。この場合の可能な解は、プリント回路板トレースに
大きな容量性負荷を設けて静オフチップ駆動回路により
転送される電圧バウンスを減衰することである。しか
し、出力ロード状態は静オフチップ駆動回路の出力側の
雑音電圧バウンスを減衰するかまたは拡大するに有効と
することができるが、これはスイッチングオフチップ駆
動回路に対するものではない。その理由はスイッチング
オフチップ駆動回路を構成するトランジスタがいまだ飽
和領域で作動し、従って駆動回路の負荷が比較的大きな
インピーダンスによって内部電源ラインおよび接地ライ
ンから減結合される際に電源電圧アンダーシュートまた
は接地電圧オーバーシュートにピーク値が生ずるからで
ある。駆動回路によって供給されるかまたはシンクされ
る電流のピーク値が誘導性雑音の性質のため電圧バウン
スの値に殆ど影響を与えることはなく、この際、最も重
要なパラメータは電流時間導関数（電流スリューレー
ト）によって表わされることを実験により確かめた。
生ずる静オフチップ駆動回路の出力側に現われる反射お
よびリンギングによってもスイッチング雑音は悪化す
る。この場合の可能な解は、プリント回路板トレースに
大きな容量性負荷を設けて静オフチップ駆動回路により
転送される電圧バウンスを減衰することである。しか
し、出力ロード状態は静オフチップ駆動回路の出力側の
雑音電圧バウンスを減衰するかまたは拡大するに有効と
することができるが、これはスイッチングオフチップ駆
動回路に対するものではない。その理由はスイッチング
オフチップ駆動回路を構成するトランジスタがいまだ飽
和領域で作動し、従って駆動回路の負荷が比較的大きな
インピーダンスによって内部電源ラインおよび接地ライ
ンから減結合される際に電源電圧アンダーシュートまた
は接地電圧オーバーシュートにピーク値が生ずるからで
ある。駆動回路によって供給されるかまたはシンクされ
る電流のピーク値が誘導性雑音の性質のため電圧バウン
スの値に殆ど影響を与えることはなく、この際、最も重
要なパラメータは電流時間導関数（電流スリューレー
ト）によって表わされることを実験により確かめた。
【０００９】誘導性スイッチング雑音問題を解決する手
段はパッケージのピンに固有の寄生インダクタンスを減
少することにある。実際にはこれは内部電源ラインおよ
び接地ラインの２つ以上のパッドをを設け、これらパッ
ドを外部電源電圧導体および接地電圧導体に並列に接着
する。チップパッドの総数の20％乃至30％は一般に内部
電源ラインおよび接地ラインに向けられている。また、
漂遊インダクタンスを最小とする特定のパッケージを用
いることができる。双方の場合にも製造費が高くなる。
段はパッケージのピンに固有の寄生インダクタンスを減
少することにある。実際にはこれは内部電源ラインおよ
び接地ラインの２つ以上のパッドをを設け、これらパッ
ドを外部電源電圧導体および接地電圧導体に並列に接着
する。チップパッドの総数の20％乃至30％は一般に内部
電源ラインおよび接地ラインに向けられている。また、
漂遊インダクタンスを最小とする特定のパッケージを用
いることができる。双方の場合にも製造費が高くなる。
【００１０】スイッチング雑音問題を解決する他の手段
は出力バッファ回路により供給されるかまたはシンクさ
れる電流の時間導関数を制御することにある。これは、
出力バッファ回路のスイッチングを制御して全ての動作
条件のもとで制御兼特定の状態で電流が供給されるかま
たはシンクされるようにする制御回路を設けることによ
って達成し、かかる制御回路は“電流スリューレート制
御回路”として既知である。
は出力バッファ回路により供給されるかまたはシンクさ
れる電流の時間導関数を制御することにある。これは、
出力バッファ回路のスイッチングを制御して全ての動作
条件のもとで制御兼特定の状態で電流が供給されるかま
たはシンクされるようにする制御回路を設けることによ
って達成し、かかる制御回路は“電流スリューレート制
御回路”として既知である。
【００１１】
【発明が解決しようとする課題】第１の既知の解決手段
では、各出力バッファ回路を複数の並列段に分割する。
この出力バッファは、各出力バッファ段のスイッチング
中に短絡電流（“クローバー電流”）が流れるのを防止
するとともに順次のステップで異なる出力バッファ段を
ターンオンすることによって電流スリューレートの制御
を達成する制御回路によって制御する。即ち、直列接続
の論理ゲートを用いて異なるオフチップ駆動段間に遅延
を導入する。
では、各出力バッファ回路を複数の並列段に分割する。
この出力バッファは、各出力バッファ段のスイッチング
中に短絡電流（“クローバー電流”）が流れるのを防止
するとともに順次のステップで異なる出力バッファ段を
ターンオンすることによって電流スリューレートの制御
を達成する制御回路によって制御する。即ち、直列接続
の論理ゲートを用いて異なるオフチップ駆動段間に遅延
を導入する。
【００１２】かかる回路によって温度変化、処理変化お
よび供給電圧変化をトラッキングする電流スリューレー
トを少なくすることができる。電流スリューレートの制
御は集積回路がいわゆる迅速な状態（低温度、高供給電
圧）で作動する際に著しく悪化するようになる。その理
由は出力バッファ電流が増大し得るようになるとともに
論理ゲートの伝達遅延が減少するようになるからであ
る。他方、集積回路が緩慢な状態（高温度、低供給電
圧）で作動する際には論理ゲートの伝達遅延が増大して
出力バッファのスイッチング回数を許容し得ない程度に
増大する。さらに、制御回路は出力バッファ回路の外部
負荷に依存するようになる。外部負荷の容量性素子が大
きくなればなるほど、プリント回路板のトレースが長く
なり、且つ出力電圧の終了前に出力バッファ段がターン
オンすればするほど電流スリューレートの制御がさらに
悪化するようになる。また、各出力バッファ段は急激に
ターンオンするする。その理由は直列接続の論理ゲート
によって完全に増幅された各制御信号の遷移回数が低い
からである。これがため出力バッファは内部供給電圧バ
ウンスおよび接地バウンスを誘起する高いスリューレー
トで不規則な電流を供給またはシンクするようになる。
最後に特定の出力バッファに対し適合するかかる制御回
路は融通性に乏しく、チップ面積が著しく大きくなる。
よび供給電圧変化をトラッキングする電流スリューレー
トを少なくすることができる。電流スリューレートの制
御は集積回路がいわゆる迅速な状態（低温度、高供給電
圧）で作動する際に著しく悪化するようになる。その理
由は出力バッファ電流が増大し得るようになるとともに
論理ゲートの伝達遅延が減少するようになるからであ
る。他方、集積回路が緩慢な状態（高温度、低供給電
圧）で作動する際には論理ゲートの伝達遅延が増大して
出力バッファのスイッチング回数を許容し得ない程度に
増大する。さらに、制御回路は出力バッファ回路の外部
負荷に依存するようになる。外部負荷の容量性素子が大
きくなればなるほど、プリント回路板のトレースが長く
なり、且つ出力電圧の終了前に出力バッファ段がターン
オンすればするほど電流スリューレートの制御がさらに
悪化するようになる。また、各出力バッファ段は急激に
ターンオンするする。その理由は直列接続の論理ゲート
によって完全に増幅された各制御信号の遷移回数が低い
からである。これがため出力バッファは内部供給電圧バ
ウンスおよび接地バウンスを誘起する高いスリューレー
トで不規則な電流を供給またはシンクするようになる。
最後に特定の出力バッファに対し適合するかかる制御回
路は融通性に乏しく、チップ面積が著しく大きくなる。
【００１３】第２の既知の解決手段では、出力バッファ
段を、内部供給電圧ラインおよび接地ライン間に並列に
接続され、共通の出力を有する複数の段に再び分割し、
且つ電流スリューレート制御は出力バッファ段の制御電
極の固有のＲＣ遅延を利用することによって達成する。
各段を構成するＰチャネルMOSFETおよびＮチャネルMOSF
ETのゲート電極はこれらバッファ段を経る蛇行としてレ
イアウトし、従って制御電極の材料に関連する寄生抵抗
および容量により規定された遅延によりこれらMOSFETを
ターオンする。かかる解決策には前述した所と同様の規
制を受ける。
段を、内部供給電圧ラインおよび接地ライン間に並列に
接続され、共通の出力を有する複数の段に再び分割し、
且つ電流スリューレート制御は出力バッファ段の制御電
極の固有のＲＣ遅延を利用することによって達成する。
各段を構成するＰチャネルMOSFETおよびＮチャネルMOSF
ETのゲート電極はこれらバッファ段を経る蛇行としてレ
イアウトし、従って制御電極の材料に関連する寄生抵抗
および容量により規定された遅延によりこれらMOSFETを
ターオンする。かかる解決策には前述した所と同様の規
制を受ける。
【００１４】他の解決にはフィードバック経路を用いて
内部に発生した遅延に基づくことなく、出力バッファの
出力信号の電圧レベルに基づき順次の出力バッファ段の
スイッチングを制御する。
内部に発生した遅延に基づくことなく、出力バッファの
出力信号の電圧レベルに基づき順次の出力バッファ段の
スイッチングを制御する。
【００１５】フィードバックが存在する場合には出力バ
ッファ回路の物理的レイアウトの設計を著しく複雑にす
る。さらに、正のフィードバックを採用する場合には、
温度、電圧供給およびプロセス変動トラッキングが妥協
されるが、負のフィードバックを用いる場合には出力バ
ッファのオフチップロード条件を知る必要がある。従っ
て、かかる解決は汎用電流スリューレート制御回路の設
計に役立たない。
ッファ回路の物理的レイアウトの設計を著しく複雑にす
る。さらに、正のフィードバックを採用する場合には、
温度、電圧供給およびプロセス変動トラッキングが妥協
されるが、負のフィードバックを用いる場合には出力バ
ッファのオフチップロード条件を知る必要がある。従っ
て、かかる解決は汎用電流スリューレート制御回路の設
計に役立たない。
【００１６】最後に、メモリチップの設計分野では、特
殊のメモリ動作条件に依存する出力バッファ電流スリュ
ーレート制御回路は既知である。かかる回路によって出
力バッファがスイッチングされる前に給電電圧レベルお
よび接地電圧レベル間の中庸電圧レベルに出力バッファ
負荷インピーダンスを予め変化させることにより電流時
間微分係数を減少するようにしている。しかし、この回
路は、出力バスプロトコルに関する特定の憶測を行い得
る場合に利用し得るだけであり、従って汎用出力バッフ
ァ回路には好適ではない。
殊のメモリ動作条件に依存する出力バッファ電流スリュ
ーレート制御回路は既知である。かかる回路によって出
力バッファがスイッチングされる前に給電電圧レベルお
よび接地電圧レベル間の中庸電圧レベルに出力バッファ
負荷インピーダンスを予め変化させることにより電流時
間微分係数を減少するようにしている。しかし、この回
路は、出力バスプロトコルに関する特定の憶測を行い得
る場合に利用し得るだけであり、従って汎用出力バッフ
ァ回路には好適ではない。
【００１７】本発明は上述した従来技術に鑑みなされた
ものであり、上述した制限に影響を受けることのない出
力バッファ電流スリューレート制御集積回路を提供せん
とするものである。
ものであり、上述した制限に影響を受けることのない出
力バッファ電流スリューレート制御集積回路を提供せん
とするものである。
【００１８】特に、制御回路は、集積回路設計の最近の
開発に従って、標準セルのライブラリーの一部分として
種々の異なる集積回路設計に対して移植自在とし、これ
により出力バッファ回路、最適集積化、完全に特徴付け
られたセルライブラリーのような論理機能による構成ハ
イアラーキ手段を提供する。従って電流スリューレート
制御回路の動作はローディングのようなオフチップ作動
条件に関する特定の憶測に基づくものではない。
開発に従って、標準セルのライブラリーの一部分として
種々の異なる集積回路設計に対して移植自在とし、これ
により出力バッファ回路、最適集積化、完全に特徴付け
られたセルライブラリーのような論理機能による構成ハ
イアラーキ手段を提供する。従って電流スリューレート
制御回路の動作はローディングのようなオフチップ作動
条件に関する特定の憶測に基づくものではない。
【００１９】
【課題を解決するための手段】本発明は負荷インピーダ
ンスに電流を供給する第１MOS 型トランジスタ手段を有
する出力バッファ電流スリューレート制御集積回路であ
って、定電流を発生する電流発生手段を具え、この定電
流を２つの論理状態間で前記出力バッファの入力信号の
切換え時に作動させ、これにより前記第１トランジスタ
手段の制御入力端子を駆動して前記定電流により決まる
スリューレートを有する駆動電圧によって前記第１トラ
ンジスタ手段を駆動するようにした出力バッファ電流ス
リューレート制御集積回路において、前記電流発生手段
は、前記第１トランジスタ手段の前記制御入力端子に接
続された第２トランジスタ手段と、前記出力バッファの
入力信号の切換え時に作動して前記第２トランジスタ手
段を定電流動作領域にバイアスするバイアス回路手段と
を具えるとともに前記第１回路手段の駆動電圧が所定値
に到達すると前記バイアス回路手段を不作動とする制御
回路手段を具えることを特徴とする。
ンスに電流を供給する第１MOS 型トランジスタ手段を有
する出力バッファ電流スリューレート制御集積回路であ
って、定電流を発生する電流発生手段を具え、この定電
流を２つの論理状態間で前記出力バッファの入力信号の
切換え時に作動させ、これにより前記第１トランジスタ
手段の制御入力端子を駆動して前記定電流により決まる
スリューレートを有する駆動電圧によって前記第１トラ
ンジスタ手段を駆動するようにした出力バッファ電流ス
リューレート制御集積回路において、前記電流発生手段
は、前記第１トランジスタ手段の前記制御入力端子に接
続された第２トランジスタ手段と、前記出力バッファの
入力信号の切換え時に作動して前記第２トランジスタ手
段を定電流動作領域にバイアスするバイアス回路手段と
を具えるとともに前記第１回路手段の駆動電圧が所定値
に到達すると前記バイアス回路手段を不作動とする制御
回路手段を具えることを特徴とする。
【００２０】本発明によれば、オフチップ条件で特定の
推測を行わない状態で作動し、出力バッファ回路型の広
いセットに好適で、異なる種々の集積回路設計に移植可
能なライブラリーに標準セルとして集積化し得る出力バ
ッファ電流スリューレート制御集積回路を提供すること
ができる。
推測を行わない状態で作動し、出力バッファ回路型の広
いセットに好適で、異なる種々の集積回路設計に移植可
能なライブラリーに標準セルとして集積化し得る出力バ
ッファ電流スリューレート制御集積回路を提供すること
ができる。
【００２１】
【実施例】図１にはチップ内の電源ラインVDD と接地ラ
インGND との間に直列接続したＰチャネルMOSFET P1
（プルアップ装置）及びＮチャネルMOSFET N1 （プルダ
ウン装置）から構成されたそれ自体は既知の高電流性能
のCMOSインバータ１を具える出力バッファすなわちオフ
チップ駆動回路を示す。ＰチャネルMOSFET P1 及びＮチ
ャネルMOSFET N1 の共通ノードOUT は、出力バッファの
出力信号を表し、この共通ノードOUT を、各パッケージ
のピン（図示せず）を介してプリント回路板（PCB)上の
外部負荷インピーダンスZLに接続する。
インGND との間に直列接続したＰチャネルMOSFET P1
（プルアップ装置）及びＮチャネルMOSFET N1 （プルダ
ウン装置）から構成されたそれ自体は既知の高電流性能
のCMOSインバータ１を具える出力バッファすなわちオフ
チップ駆動回路を示す。ＰチャネルMOSFET P1 及びＮチ
ャネルMOSFET N1 の共通ノードOUT は、出力バッファの
出力信号を表し、この共通ノードOUT を、各パッケージ
のピン（図示せず）を介してプリント回路板（PCB)上の
外部負荷インピーダンスZLに接続する。
【００２２】本発明による出力バッファ電流スリューレ
ート制御集積回路は２つの回路部を具え、そのうちの一
方はプルアップ装置P1（従ってプルアップ制御回路部と
称する）を駆動し、他方はプルダウン装置N1（同様な理
由でプルダウン制御回路部と称する）を駆動する。これ
ら２つの回路部を双対とする。
ート制御集積回路は２つの回路部を具え、そのうちの一
方はプルアップ装置P1（従ってプルアップ制御回路部と
称する）を駆動し、他方はプルダウン装置N1（同様な理
由でプルダウン制御回路部と称する）を駆動する。これ
ら２つの回路部を双対とする。
【００２３】電流スリューレート制御回路のプルアップ
制御回路部は、内部電源ラインVDDと接地ラインGND と
の間に直列接続されたＰチャネルMOSFET C3 及びＮチャ
ネルMOSFET C4 にそれぞれバイアスゲート電圧BV3 及び
BV4 をそれぞれ供給するバイアス回路網BIAS1 を具え
る。ＰチャネルMOSFET C3 及びＮチャネルMOSFET C4 の
共通ノード２を、ＰチャネルMOSFET P1 に接続する。バ
イアス回路網BIAS1 を、ＰチャネルMOSFET E3 を介して
電源ラインVDD に接続するとともに、ＮチャネルMOSFET
E4 を介して接地ラインGND に接続する。バイアス回路
網BIAS1 の動作は、ＰチャネルMOSFET E3 とＮチャネル
MOSFET E4 との双方の動作に従う。ＮチャネルMOSFET E
4 のゲートは、入力側をノード２に接続したシュミット
トリガST1の出力信号５によって制御される。Ｐチャネ
ルMOSFET E3 のゲートは、入力信号INが供給される２つ
のCMOSインバータの縦続接続部により実際には示される
前置駆動回路７の第１段S1の出力信号６によって制御さ
れる。ＰチャネルMOSFET P2を、電源ラインVDD とノー
ド２との間に接続する。このＰチャネルMOSFET P2 は、
前置駆動回路７の第２段S2の出力信号８によって制御さ
れるゲートを有する。
制御回路部は、内部電源ラインVDDと接地ラインGND と
の間に直列接続されたＰチャネルMOSFET C3 及びＮチャ
ネルMOSFET C4 にそれぞれバイアスゲート電圧BV3 及び
BV4 をそれぞれ供給するバイアス回路網BIAS1 を具え
る。ＰチャネルMOSFET C3 及びＮチャネルMOSFET C4 の
共通ノード２を、ＰチャネルMOSFET P1 に接続する。バ
イアス回路網BIAS1 を、ＰチャネルMOSFET E3 を介して
電源ラインVDD に接続するとともに、ＮチャネルMOSFET
E4 を介して接地ラインGND に接続する。バイアス回路
網BIAS1 の動作は、ＰチャネルMOSFET E3 とＮチャネル
MOSFET E4 との双方の動作に従う。ＮチャネルMOSFET E
4 のゲートは、入力側をノード２に接続したシュミット
トリガST1の出力信号５によって制御される。Ｐチャネ
ルMOSFET E3 のゲートは、入力信号INが供給される２つ
のCMOSインバータの縦続接続部により実際には示される
前置駆動回路７の第１段S1の出力信号６によって制御さ
れる。ＰチャネルMOSFET P2を、電源ラインVDD とノー
ド２との間に接続する。このＰチャネルMOSFET P2 は、
前置駆動回路７の第２段S2の出力信号８によって制御さ
れるゲートを有する。
【００２４】電流スリューレート制御回路のプルダウン
制御回路部は、電源ラインVDD と接地ラインGND との間
に直列接続されたＰチャネルMOSFET C1 及びＮチャネル
MOSFET C2 にそれぞれバイアスゲート電圧BV1 及びBV2
をそれぞれ供給するバイアス回路網BIAS2 を具える。Ｐ
チャネルMOSFET C1 及びＮチャネルMOSFET C2 の共通ノ
ード３を、ＮチャネルMOSFET N1 のゲートに接続する。
バイアス回路網BIAS2を、ＰチャネルMOSFET E1 を介し
て電源ラインVDD に接続するとともに、ＮチャネルMOSF
ET E2 を介して接地ラインGND に接続する。バイアス回
路網BIAS2 の動作は、ＰチャネルMOSFET E1 とＮチャネ
ルMOSFET E2 との双方の動作に従う。ＰチャネルMOSFET
E1 のゲートは、入力側をノード３に接続したシュミッ
トトリガST2 の出力信号４によって制御される。Ｎチャ
ネルMOSFET E2 のゲートは信号６によって制御される。
ＮチャネルMOSFET N2 を、ノード３と接地ラインGND と
の間に接続する。このＮチャネルMOSFET N2 は、信号８
によって制御されるゲートを有する。
制御回路部は、電源ラインVDD と接地ラインGND との間
に直列接続されたＰチャネルMOSFET C1 及びＮチャネル
MOSFET C2 にそれぞれバイアスゲート電圧BV1 及びBV2
をそれぞれ供給するバイアス回路網BIAS2 を具える。Ｐ
チャネルMOSFET C1 及びＮチャネルMOSFET C2 の共通ノ
ード３を、ＮチャネルMOSFET N1 のゲートに接続する。
バイアス回路網BIAS2を、ＰチャネルMOSFET E1 を介し
て電源ラインVDD に接続するとともに、ＮチャネルMOSF
ET E2 を介して接地ラインGND に接続する。バイアス回
路網BIAS2 の動作は、ＰチャネルMOSFET E1 とＮチャネ
ルMOSFET E2 との双方の動作に従う。ＰチャネルMOSFET
E1 のゲートは、入力側をノード３に接続したシュミッ
トトリガST2 の出力信号４によって制御される。Ｎチャ
ネルMOSFET E2 のゲートは信号６によって制御される。
ＮチャネルMOSFET N2 を、ノード３と接地ラインGND と
の間に接続する。このＮチャネルMOSFET N2 は、信号８
によって制御されるゲートを有する。
【００２５】入力信号IN及び出力信号OUT が低レベルす
なわち“０”論理状態である安定状態から始めるものと
する（図２における瞬時ｔ＝０）。この状態では、プル
ダウン装置N1がオン状態となり、プルアップ装置Ｐ１が
オフ状態となる。これは、ノード３及びノード２が論理
“１”であることを意味する。
なわち“０”論理状態である安定状態から始めるものと
する（図２における瞬時ｔ＝０）。この状態では、プル
ダウン装置N1がオン状態となり、プルアップ装置Ｐ１が
オフ状態となる。これは、ノード３及びノード２が論理
“１”であることを意味する。
【００２６】前記論理状態の一貫性を確認するために
は、ノード３が論理“１”である場合に、シュミットト
リガST2 の入力信号も論理“１”となり、この出力信号
４が論理“１”となり、ＰチャネルMOSFET E1 がオフ状
態となる。さらに、信号６及び信号８がそれぞれ論理
“１”及び論理“０となり、ＮチャネルMOSFET N2 がオ
フ状態となり、ＮチャネルMOSFET E2 はオン状態とな
り、バイアス回路網BIAS2 が動作せず、バイアス電圧BV
1 及びBV2 は接地電圧値となる。このために、Ｎチャネ
ルMOSFET C2 はオフ状態となり、またＰチャネルMOSFET
C1 は線形領域に入り、抵抗として動作する。したがっ
てノード３は、抵抗性クランプを介して電源ラインVDD
に接続される。同様に、共通ノード２が論理“１”の場
合、シュミットトリガST1 の入力信号が論理“１”とな
り、シュミットトリガST3 の出力信号５が論理“１”と
なり、ＮチャネルMOSFET E4 がオン状態となる。さらに
ＰチャネルMOSFET E3 がオフ状態となるとともに、Ｐチ
ャネルMOSFET P2 がオン状態となる。バイアス回路網BI
AS1 が動作せず、バイアス電圧BV3 及びBV4 が接地電圧
値となる。このために、ＮチャネルMOSFET C4 がオフ状
態となり、ＰチャネルMOSFET C3 は線形領域に入る。ノ
ード２は、ＰチャネルMOSFET P2 とＰチャネルMOSFET C
3 の双方を介して電源ラインVDD に接続する。
は、ノード３が論理“１”である場合に、シュミットト
リガST2 の入力信号も論理“１”となり、この出力信号
４が論理“１”となり、ＰチャネルMOSFET E1 がオフ状
態となる。さらに、信号６及び信号８がそれぞれ論理
“１”及び論理“０となり、ＮチャネルMOSFET N2 がオ
フ状態となり、ＮチャネルMOSFET E2 はオン状態とな
り、バイアス回路網BIAS2 が動作せず、バイアス電圧BV
1 及びBV2 は接地電圧値となる。このために、Ｎチャネ
ルMOSFET C2 はオフ状態となり、またＰチャネルMOSFET
C1 は線形領域に入り、抵抗として動作する。したがっ
てノード３は、抵抗性クランプを介して電源ラインVDD
に接続される。同様に、共通ノード２が論理“１”の場
合、シュミットトリガST1 の入力信号が論理“１”とな
り、シュミットトリガST3 の出力信号５が論理“１”と
なり、ＮチャネルMOSFET E4 がオン状態となる。さらに
ＰチャネルMOSFET E3 がオフ状態となるとともに、Ｐチ
ャネルMOSFET P2 がオン状態となる。バイアス回路網BI
AS1 が動作せず、バイアス電圧BV3 及びBV4 が接地電圧
値となる。このために、ＮチャネルMOSFET C4 がオフ状
態となり、ＰチャネルMOSFET C3 は線形領域に入る。ノ
ード２は、ＰチャネルMOSFET P2 とＰチャネルMOSFET C
3 の双方を介して電源ラインVDD に接続する。
【００２７】（図２における瞬時ｔ＝０で）入力信号IN
の立上がり縁において、プルダウン装置N1は、このプル
ダウン装置N1のゲート容量Cg2 を急速に放電するプルア
ップ装置N2の動作により急速にターンオフされる。出力
信号６が低レベルになり、ＮチャネルMOSFET E2 がター
ンオフし、その間にノード３の電圧がシュミットトリガ
ST2 の閾値電圧以下に降下すると、ＰチャネルMOSFET E
1 がターンオンされる。バイアス回路網BIAS2 はまだ動
作しないが、この際のバイアス電圧BV1 及びBV2 は電源
電圧値となり、したがってＰチャネルMOSFET C1 がター
ンオフされ、ＮチャネルMOSFET C2 が直線領域でバイア
スされる。出力信号６が論理“１”から論理“０”に遷
移すると、ＰチャネルMOSFET E3 がターンオンされる。
ＮチャネルMOSFET E4 もオン状態となるので、バイアス
回路網BIAS1 が動作する。同様に、ＮチャネルＭOSFET
N2がターンオンされ、ＰチャネルMOSFET P2 がターンオ
フされる。バイアス電圧BV3 及びBV4 は飽和領域でＰチ
ャネルMOSFET C3 及びＮチャネルMOSFET C4 をバイアス
する。したがってＰチャネルMOSFET C3 及びＮチャネル
MOSFET C4 はそれぞれ、定電流源及び定電流シンクとし
て実質的には動作し、ＰチャネルMOSFET P1 のゲート容
量Cg1 は、ＮチャネルMOSFET C4 のドレイン電流I4とＰ
チャネルMOSFET C3 のドレイン電流I3との差に等しいほ
ぼ一定の放電電流ID1 を放電する。ノード２の電圧が電
源電圧値の約1/3 以下に降下すると、シュミットトリガ
ST1 が状態変化し、ＮチャネルMOSFET E4 をターンオフ
に切換える。したがって、バイアス回路網BIAS1 が動作
しなくなり、バイアス電圧BV3及びBV4 が電源電圧値と
なる。このためにＰチャネルMOSFET C3 がターンオフさ
れ、ＮチャネルMOSFET C4 が直線領域でバイアスされ
る。より正確には、ＮチャネルMOSFET C4 は、抵抗性ク
ランプに対するほぼ一定の電流シンクから接地電圧値に
徐々に変化する。放電電流ID1 は徐々に零に降下する。
の立上がり縁において、プルダウン装置N1は、このプル
ダウン装置N1のゲート容量Cg2 を急速に放電するプルア
ップ装置N2の動作により急速にターンオフされる。出力
信号６が低レベルになり、ＮチャネルMOSFET E2 がター
ンオフし、その間にノード３の電圧がシュミットトリガ
ST2 の閾値電圧以下に降下すると、ＰチャネルMOSFET E
1 がターンオンされる。バイアス回路網BIAS2 はまだ動
作しないが、この際のバイアス電圧BV1 及びBV2 は電源
電圧値となり、したがってＰチャネルMOSFET C1 がター
ンオフされ、ＮチャネルMOSFET C2 が直線領域でバイア
スされる。出力信号６が論理“１”から論理“０”に遷
移すると、ＰチャネルMOSFET E3 がターンオンされる。
ＮチャネルMOSFET E4 もオン状態となるので、バイアス
回路網BIAS1 が動作する。同様に、ＮチャネルＭOSFET
N2がターンオンされ、ＰチャネルMOSFET P2 がターンオ
フされる。バイアス電圧BV3 及びBV4 は飽和領域でＰチ
ャネルMOSFET C3 及びＮチャネルMOSFET C4 をバイアス
する。したがってＰチャネルMOSFET C3 及びＮチャネル
MOSFET C4 はそれぞれ、定電流源及び定電流シンクとし
て実質的には動作し、ＰチャネルMOSFET P1 のゲート容
量Cg1 は、ＮチャネルMOSFET C4 のドレイン電流I4とＰ
チャネルMOSFET C3 のドレイン電流I3との差に等しいほ
ぼ一定の放電電流ID1 を放電する。ノード２の電圧が電
源電圧値の約1/3 以下に降下すると、シュミットトリガ
ST1 が状態変化し、ＮチャネルMOSFET E4 をターンオフ
に切換える。したがって、バイアス回路網BIAS1 が動作
しなくなり、バイアス電圧BV3及びBV4 が電源電圧値と
なる。このためにＰチャネルMOSFET C3 がターンオフさ
れ、ＮチャネルMOSFET C4 が直線領域でバイアスされ
る。より正確には、ＮチャネルMOSFET C4 は、抵抗性ク
ランプに対するほぼ一定の電流シンクから接地電圧値に
徐々に変化する。放電電流ID1 は徐々に零に降下する。
【００２８】ＮチャネルMOSFET C4 がほぼ一定の電流シ
ンクとして動作する間、放電電流ID1 はほぼ一定であ
る。このために、ノード２の電圧V2（すなわちＰチャネ
ルMOSFET P1 のゲート電圧）が、スリューレートVSR =
dV2/dt = ID1/Cg1に従ってほぼ直線的に降下する。Ｐチ
ャネルMOSFET P1 のゲート電圧のスリューレートVSR
は、次式で表わされ、 VSR = VDD ／｛a × (Imax/ISR) ｝ そのドレイン電流IP1 のスリューレートISR に関連する
ようになる。ここで、Imaxは、ＰチャネルMOSFET P1 の
ゲート−ソース電圧V2-VDD及びそのドレイン−ソース電
圧OUT-VDD がともに電源電圧VDD に等しい場合に得られ
るドレイン電圧IP1 のピーク値であり、ａはサブミクロ
ンのCMOSプロセスに対して1.2 から1.3 の範囲にある実
験的な定数であり、従って上式から次式が得られる。 ISR = ID1 × (Imax／Cg1)× (a ／VDD)
ンクとして動作する間、放電電流ID1 はほぼ一定であ
る。このために、ノード２の電圧V2（すなわちＰチャネ
ルMOSFET P1 のゲート電圧）が、スリューレートVSR =
dV2/dt = ID1/Cg1に従ってほぼ直線的に降下する。Ｐチ
ャネルMOSFET P1 のゲート電圧のスリューレートVSR
は、次式で表わされ、 VSR = VDD ／｛a × (Imax/ISR) ｝ そのドレイン電流IP1 のスリューレートISR に関連する
ようになる。ここで、Imaxは、ＰチャネルMOSFET P1 の
ゲート−ソース電圧V2-VDD及びそのドレイン−ソース電
圧OUT-VDD がともに電源電圧VDD に等しい場合に得られ
るドレイン電圧IP1 のピーク値であり、ａはサブミクロ
ンのCMOSプロセスに対して1.2 から1.3 の範囲にある実
験的な定数であり、従って上式から次式が得られる。 ISR = ID1 × (Imax／Cg1)× (a ／VDD)
【００２９】放電電流ID1 の値を適切に選定することに
より、ドレイン電圧IP1 のスリューレート制御を達成す
ることができる。このことは図３に示すように明らかで
ある。ＰチャネルMOSFET P1 のゲート電圧V2の波形は実
際には個々に線形となる。最初は、ＰチャネルMOSFET P
1 がオフ状態のままである場合、そのゲート容量Cg1は
小さく、急速に放電する。その後ＰチャネルMOSFET P1
は飽和領域で徐々にターンオンされ、そのゲート容量Cg
1 が増大し、そのゲート電圧V2の降下は制御回路によっ
て制御される。最後に、ＰチャネルMOSFET P1 は直線領
域に入り、そのゲート電圧V2が急速に接地電圧レベルに
降下する。特に、係数Imax/Cg1が出力バッファ回路の異
なる群に亘り一定であるので、電流スリューレート制御
回路が多出力バッファ回路の種類に好適であることは興
味深い。
より、ドレイン電圧IP1 のスリューレート制御を達成す
ることができる。このことは図３に示すように明らかで
ある。ＰチャネルMOSFET P1 のゲート電圧V2の波形は実
際には個々に線形となる。最初は、ＰチャネルMOSFET P
1 がオフ状態のままである場合、そのゲート容量Cg1は
小さく、急速に放電する。その後ＰチャネルMOSFET P1
は飽和領域で徐々にターンオンされ、そのゲート容量Cg
1 が増大し、そのゲート電圧V2の降下は制御回路によっ
て制御される。最後に、ＰチャネルMOSFET P1 は直線領
域に入り、そのゲート電圧V2が急速に接地電圧レベルに
降下する。特に、係数Imax/Cg1が出力バッファ回路の異
なる群に亘り一定であるので、電流スリューレート制御
回路が多出力バッファ回路の種類に好適であることは興
味深い。
【００３０】（図２のｔ＝52で）入力信号INの立下がり
縁において、プルアップ装置P1は、このプルアップ装置
P1のゲート容量Cg1 を急速に充電するプルダウン装置P2
の動作により急速にターンオフされる。出力信号６が高
レベルになり、ＰチャネルMOSFET E3 もターンオフさ
れ、その間ノード２の電圧V2がシュミットトリガST1 の
閾値電圧以上になると、ＮチャネルMOSFET E4 がターン
オンされる。バイアス回路網BIAS1 は動作しないままで
あるが、この際のバイアス電圧BV3 及びBV4 は接地電圧
値となり、したがってＮチャネルMOSFET C4 がターンオ
フされ、ＰチャネルMOSFET C3 が線形領域でバイアスを
かけられる。出力信号６が論理“０”から論理“１”に
遷移すると、ＮチャネルMOSFET E2 がターンオンされ
る。ＰチャネルMOSFET E1 もオン状態となるので、回路
網BIAS2 が動作する。バイアス電圧BV1 及びBV2 は飽和
領域でＰチャネルMOSFET C1 及びＮチャネルMOSFET C2
にバイアスをかける。従ってＰチャネルMOSFET C1 及び
ＮチャネルMOSFET C2 はそれぞれ定電流源及び定電流シ
ンクとして動作し、ＮチャネルMOSFET N1 のゲート容量
Cg2 は、ＮチャネルMOSFET C2 のドレイン電流I2とＰチ
ャネルMOSFET C1 のドレイン電流I1との間の差に等しい
ほぼ一定の充電電流IC1 によって充電される。ノード３
の電圧V3がシュミットトリガST2 の閾値電圧以上になる
と、シュミットトリガST2 が状態変化し、ＰチャネルMO
SFET E1 をターンオフに切換える。したがってバイアス
回路網BIAS2 が動作しなくなり、バイアス電圧BV1 及び
BV2 が接地電圧値になる。これにより、ＮチャネルMOSF
ET C2 がターンオフし、ＰチャネルMOSFET C1 が直線領
域でバイアスされる。より正確には、ＰチャネルMOSFET
C1は抵抗性クランプに対してほぼ一定の電流源から電
源電圧値に徐々に変化する。充電電流IC1 は徐々に零に
降下する。前の場合のように、充電電流IC1 の値を適切
に選定することにより、ＮチャネルMOSFET N1 によって
シンクされた電流IN1のスリューレートを制御すること
ができる。
縁において、プルアップ装置P1は、このプルアップ装置
P1のゲート容量Cg1 を急速に充電するプルダウン装置P2
の動作により急速にターンオフされる。出力信号６が高
レベルになり、ＰチャネルMOSFET E3 もターンオフさ
れ、その間ノード２の電圧V2がシュミットトリガST1 の
閾値電圧以上になると、ＮチャネルMOSFET E4 がターン
オンされる。バイアス回路網BIAS1 は動作しないままで
あるが、この際のバイアス電圧BV3 及びBV4 は接地電圧
値となり、したがってＮチャネルMOSFET C4 がターンオ
フされ、ＰチャネルMOSFET C3 が線形領域でバイアスを
かけられる。出力信号６が論理“０”から論理“１”に
遷移すると、ＮチャネルMOSFET E2 がターンオンされ
る。ＰチャネルMOSFET E1 もオン状態となるので、回路
網BIAS2 が動作する。バイアス電圧BV1 及びBV2 は飽和
領域でＰチャネルMOSFET C1 及びＮチャネルMOSFET C2
にバイアスをかける。従ってＰチャネルMOSFET C1 及び
ＮチャネルMOSFET C2 はそれぞれ定電流源及び定電流シ
ンクとして動作し、ＮチャネルMOSFET N1 のゲート容量
Cg2 は、ＮチャネルMOSFET C2 のドレイン電流I2とＰチ
ャネルMOSFET C1 のドレイン電流I1との間の差に等しい
ほぼ一定の充電電流IC1 によって充電される。ノード３
の電圧V3がシュミットトリガST2 の閾値電圧以上になる
と、シュミットトリガST2 が状態変化し、ＰチャネルMO
SFET E1 をターンオフに切換える。したがってバイアス
回路網BIAS2 が動作しなくなり、バイアス電圧BV1 及び
BV2 が接地電圧値になる。これにより、ＮチャネルMOSF
ET C2 がターンオフし、ＰチャネルMOSFET C1 が直線領
域でバイアスされる。より正確には、ＰチャネルMOSFET
C1は抵抗性クランプに対してほぼ一定の電流源から電
源電圧値に徐々に変化する。充電電流IC1 は徐々に零に
降下する。前の場合のように、充電電流IC1 の値を適切
に選定することにより、ＮチャネルMOSFET N1 によって
シンクされた電流IN1のスリューレートを制御すること
ができる。
【００３１】従って本発明制御回路は、これらプルアッ
プ装置P1及びプルダウン装置N1のゲート電圧スリューレ
ートを特にその飽和領域の動作状態中制御することによ
り、電流スリューレート制御を達成する。
プ装置P1及びプルダウン装置N1のゲート電圧スリューレ
ートを特にその飽和領域の動作状態中制御することによ
り、電流スリューレート制御を達成する。
【００３２】図４は、本発明による電流スリューレート
制御回路の他の実施例の詳細な回路図である。上記実施
例につき説明した所と同様に、制御回路は２つの制御回
路部を具え、そのうちの一方はプルアップMOSFET P1 を
駆動し、他方はプルダウンMOSFET N1 を駆動する。
制御回路の他の実施例の詳細な回路図である。上記実施
例につき説明した所と同様に、制御回路は２つの制御回
路部を具え、そのうちの一方はプルアップMOSFET P1 を
駆動し、他方はプルダウンMOSFET N1 を駆動する。
【００３３】第１回路部はバイアス回路網BN1 を具え、
このバイアス回路網BN1 は、その動作を制御する２つの
制御入力EN11及びEN12と、ＰチャネルMOSFET P1 のゲー
トノード２と接地ラインGND との間に接続されたＮチャ
ネルMOSFET C4 のゲートを制御する一つのバイアス電圧
出力BV4 とを有する。このノード２は、出力信号がバイ
アス回路網BN1 の制御入力EN11を表す（それ自体既知
の）反転シュミットトリガIST の入力も構成する。信号
EN11は、バイアス電圧出力BV4 と接地ラインGNDとの間
に接続されたＮチャネルMOSFET N3 のゲートも制御す
る。他のＮチャネルMOSFET N4 をバイアス電圧出力BV4
と接地ラインGND との間に接続するが、このゲートは第
２制御信号EN12によって制御される。ＰチャネルMOSFET
P2 を電源ラインVDD とノード２との間に接続する。２
つの直列接続されたＮチャネルMOSFETN5 及びN6を、ノ
ード２と接地ラインGND との間に接続する。Ｎチャネル
MOSFETN5 のゲートは信号EN11によって制御され、それ
に対してＰチャネルMOSFET P2及びＮチャネルMOSFET N6
のゲートは共通信号８’によって制御される。
このバイアス回路網BN1 は、その動作を制御する２つの
制御入力EN11及びEN12と、ＰチャネルMOSFET P1 のゲー
トノード２と接地ラインGND との間に接続されたＮチャ
ネルMOSFET C4 のゲートを制御する一つのバイアス電圧
出力BV4 とを有する。このノード２は、出力信号がバイ
アス回路網BN1 の制御入力EN11を表す（それ自体既知
の）反転シュミットトリガIST の入力も構成する。信号
EN11は、バイアス電圧出力BV4 と接地ラインGNDとの間
に接続されたＮチャネルMOSFET N3 のゲートも制御す
る。他のＮチャネルMOSFET N4 をバイアス電圧出力BV4
と接地ラインGND との間に接続するが、このゲートは第
２制御信号EN12によって制御される。ＰチャネルMOSFET
P2 を電源ラインVDD とノード２との間に接続する。２
つの直列接続されたＮチャネルMOSFETN5 及びN6を、ノ
ード２と接地ラインGND との間に接続する。Ｎチャネル
MOSFETN5 のゲートは信号EN11によって制御され、それ
に対してＰチャネルMOSFET P2及びＮチャネルMOSFET N6
のゲートは共通信号８’によって制御される。
【００３４】バイアス回路網BN1 をいわゆる「ブートス
トラップ基準回路」とし、このバイアス回路網BN1 は２
つの回路枝路を具える。第１回路枝路は、電源ラインVD
D と、ソースが接地ラインGND に接続されたダイオード
接続のＮチャネルMOSFET N7のドレインとの間に接続さ
れた３つの直列接続のＰチャネルMOSFET P4, P5 及びP6
を具える。ＰチャネルMOSFET P4 及びP5のゲートはそれ
ぞれ信号EN11及びEN12によって制御される。Ｎチャネル
MOSFET N7 のドレインはバイアス電圧出力BV4を示す。
第２回路枝路は、電源ラインVDD とソースを接地したＮ
チャネルMOSFETN8 との間に接続されたＰチャネルMOSFE
T P7 を具える。ＰチャネルMOSFET P7のゲートを、別の
回路枝路のＰチャネルMOSFET P5 とＰチャネルMOSFET P
6 との間の共通ノードに接続する。ＰチャネルMOSFET P
7 とＮチャネルMOSFET N8 との間の共通ノード９はＰチ
ャネルMOSFET P6 のゲートに接続してこれを制御する。
しかし、ＮチャネルMOSFET N8 のゲートは電流ミラーの
形態でＮチャネルMOSFETN7 のゲートに接続する。ノー
ド９を、ＰチャネルMOSFET P8 とＮチャネルMOSFET N9
との直列接続を介して接地ラインGND にも接続する。Ｐ
チャネルMOSFET P8 のゲートは信号EN11によって制御さ
れ、それに対してＮチャネルMOSFET N9 のゲートは信号
８’によって制御される。信号８’は、入力信号EN12が
前置駆動回路（図示せず）から供給されるインバータIN
1 の出力信号を表す。したがって信号EN12は図１の信号
６に相当する。
トラップ基準回路」とし、このバイアス回路網BN1 は２
つの回路枝路を具える。第１回路枝路は、電源ラインVD
D と、ソースが接地ラインGND に接続されたダイオード
接続のＮチャネルMOSFET N7のドレインとの間に接続さ
れた３つの直列接続のＰチャネルMOSFET P4, P5 及びP6
を具える。ＰチャネルMOSFET P4 及びP5のゲートはそれ
ぞれ信号EN11及びEN12によって制御される。Ｎチャネル
MOSFET N7 のドレインはバイアス電圧出力BV4を示す。
第２回路枝路は、電源ラインVDD とソースを接地したＮ
チャネルMOSFETN8 との間に接続されたＰチャネルMOSFE
T P7 を具える。ＰチャネルMOSFET P7のゲートを、別の
回路枝路のＰチャネルMOSFET P5 とＰチャネルMOSFET P
6 との間の共通ノードに接続する。ＰチャネルMOSFET P
7 とＮチャネルMOSFET N8 との間の共通ノード９はＰチ
ャネルMOSFET P6 のゲートに接続してこれを制御する。
しかし、ＮチャネルMOSFET N8 のゲートは電流ミラーの
形態でＮチャネルMOSFETN7 のゲートに接続する。ノー
ド９を、ＰチャネルMOSFET P8 とＮチャネルMOSFET N9
との直列接続を介して接地ラインGND にも接続する。Ｐ
チャネルMOSFET P8 のゲートは信号EN11によって制御さ
れ、それに対してＮチャネルMOSFET N9 のゲートは信号
８’によって制御される。信号８’は、入力信号EN12が
前置駆動回路（図示せず）から供給されるインバータIN
1 の出力信号を表す。したがって信号EN12は図１の信号
６に相当する。
【００３５】第２回路部は、上記第１回路部の双対と
し、ＮチャネルMOSFETの代わりにＰチャネルMOSFETを用
いる、VDD ラインへの接続をGND ラインへの接続に変え
ることにより形成する。
し、ＮチャネルMOSFETの代わりにＰチャネルMOSFETを用
いる、VDD ラインへの接続をGND ラインへの接続に変え
ることにより形成する。
【００３６】前置駆動回路から供給される信号EN2 が論
理“１”（で信号８' が論理“０”) の場合、Ｎチャネ
ルMOSFET N6 がオフ状態となり、ＰチャネルMOSFET P2
がオン状態となり、ノード２がVDD となる。それに対し
てＮチャネルMOSFET N1 がオン状態となり、したがって
出力信号OUT は論理“０”となる。EN12がＮチャネルMO
SFET N4 をオン状態に維持し、したがってＮチャネルMO
SFET C4 はオフ状態になる。信号EN11は論理“０”とな
り、しだかってバイアス回路網BN1 のＰチャネルMOSFET
P4 はオン状態となる。さらに、EN11によりＰチャネル
MOSFET P8 をオン状態にする。しかしながら、Ｐチャネ
ルMOSFET P5 は信号EN12によりオフ状態に維持されてい
るので、バイアス回路網BN1 は動作しない。
理“１”（で信号８' が論理“０”) の場合、Ｎチャネ
ルMOSFET N6 がオフ状態となり、ＰチャネルMOSFET P2
がオン状態となり、ノード２がVDD となる。それに対し
てＮチャネルMOSFET N1 がオン状態となり、したがって
出力信号OUT は論理“０”となる。EN12がＮチャネルMO
SFET N4 をオン状態に維持し、したがってＮチャネルMO
SFET C4 はオフ状態になる。信号EN11は論理“０”とな
り、しだかってバイアス回路網BN1 のＰチャネルMOSFET
P4 はオン状態となる。さらに、EN11によりＰチャネル
MOSFET P8 をオン状態にする。しかしながら、Ｐチャネ
ルMOSFET P5 は信号EN12によりオフ状態に維持されてい
るので、バイアス回路網BN1 は動作しない。
【００３７】前置駆動回路が駆動して信号EN12を“０”
論理状態にすると、ＰチャネルMOSFET P5 がターンオン
され、バイアス回路網BN1 は能動状態になる。Ｎチャネ
ルMOSFET N9 もターンオンされ、したがってノード９は
接地電位方向に戻され、したがって有限の電流がＰチャ
ネルMOSFET P7 及びＮチャネルMOSFET N8 が流れ始める
ようになる。電流ミラーN8, N7により、同一の電流がバ
イアス回路網BN1 の他の枝路に流れるようになる。バイ
アス電圧BV4 に等しく処理変動を追跡するＮチャネルMO
SFET N7 のゲート電圧は、電源電圧値に依存しないある
レベルで安定化する。ＮチャネルMOSFET N7 を流れる電
流はＮチャネルMOSFET C4 に反映する。
論理状態にすると、ＰチャネルMOSFET P5 がターンオン
され、バイアス回路網BN1 は能動状態になる。Ｎチャネ
ルMOSFET N9 もターンオンされ、したがってノード９は
接地電位方向に戻され、したがって有限の電流がＰチャ
ネルMOSFET P7 及びＮチャネルMOSFET N8 が流れ始める
ようになる。電流ミラーN8, N7により、同一の電流がバ
イアス回路網BN1 の他の枝路に流れるようになる。バイ
アス電圧BV4 に等しく処理変動を追跡するＮチャネルMO
SFET N7 のゲート電圧は、電源電圧値に依存しないある
レベルで安定化する。ＮチャネルMOSFET N7 を流れる電
流はＮチャネルMOSFET C4 に反映する。
【００３８】ＮチャネルMOSFET N4 がターンオフされる
ので、ＮチャネルMOSFET C4 は電圧BV4 によってバイア
スされて飽和状態になり、このＮチャネルMOSFET C4 は
定電流シンクとして実質的には動作する。さらに、Ｐチ
ャネルMOSFET P2 がターンオフされるので、Ｎチャネル
MOSFET N5 がオフ状態のままである間、ＰチャネルMOSF
ET P1 のゲート容量は、ＮチャネルMOSFET C4 のほぼ一
定のドレイン電流により放電される。ＮチャネルMOSFET
C4 を適切に設計することにより、出力電流IP1 に対し
て所望のスリューレートを達成することができる。ノー
ド２の電圧が反転シュミットトリガIST の閾値電圧以下
に降下すると、信号ＥN11 はハイとなり、ＰチャネルMO
SFET P4 及びP8がターンオフする。バイアス回路網BN1
は動作せず、ＮチャネルMOSFET N3 がターンオンされ、
したがってＮチャネルMOSFET C4はターンオフされる。
バイアス回路網BN1 がターンオンし、したがってノード
２はＮチャネルMOSFET N5 及びN6を介して接地ラインGN
D に接続される。この際、ＮチャネルMOSFET N5 及びN6
は直線領域で動作している。
ので、ＮチャネルMOSFET C4 は電圧BV4 によってバイア
スされて飽和状態になり、このＮチャネルMOSFET C4 は
定電流シンクとして実質的には動作する。さらに、Ｐチ
ャネルMOSFET P2 がターンオフされるので、Ｎチャネル
MOSFET N5 がオフ状態のままである間、ＰチャネルMOSF
ET P1 のゲート容量は、ＮチャネルMOSFET C4 のほぼ一
定のドレイン電流により放電される。ＮチャネルMOSFET
C4 を適切に設計することにより、出力電流IP1 に対し
て所望のスリューレートを達成することができる。ノー
ド２の電圧が反転シュミットトリガIST の閾値電圧以下
に降下すると、信号ＥN11 はハイとなり、ＰチャネルMO
SFET P4 及びP8がターンオフする。バイアス回路網BN1
は動作せず、ＮチャネルMOSFET N3 がターンオンされ、
したがってＮチャネルMOSFET C4はターンオフされる。
バイアス回路網BN1 がターンオンし、したがってノード
２はＮチャネルMOSFET N5 及びN6を介して接地ラインGN
D に接続される。この際、ＮチャネルMOSFET N5 及びN6
は直線領域で動作している。
【００３９】実際には、ＮチャネルMOSFET C4 は、放電
電流ID1 、従って出力電流IP1 のスリューレートを変化
させるために、例えばレーザカットすることができる金
属オプションによって並列に接続することができるMOSF
ETのアレイによって表す。2mA/nsから25mA/ns の範囲に
ある制御された電流スリューレートを得ることができ
る。さらに、電流シンクC4を構成するMOSFETのそれぞれ
をMOSFETスイッチに直列に接続する場合、デジタル制御
信号によって電流スリューレートを変化させることがで
きる。これは、高速状態から低雑音状態に切換える信号
バスを集積回路が駆動する特殊な用途において有効とす
ることができる。
電流ID1 、従って出力電流IP1 のスリューレートを変化
させるために、例えばレーザカットすることができる金
属オプションによって並列に接続することができるMOSF
ETのアレイによって表す。2mA/nsから25mA/ns の範囲に
ある制御された電流スリューレートを得ることができ
る。さらに、電流シンクC4を構成するMOSFETのそれぞれ
をMOSFETスイッチに直列に接続する場合、デジタル制御
信号によって電流スリューレートを変化させることがで
きる。これは、高速状態から低雑音状態に切換える信号
バスを集積回路が駆動する特殊な用途において有効とす
ることができる。
【００４０】さらに、本発明制御回路は、CMOSインバー
タ出力バッファだけでなくソースホロワ、被制御インピ
ーダンス駆動回路にも好適である。また、トライステー
ト機能を本来実現するので、２つの制御回路部の入力と
することもできる。
タ出力バッファだけでなくソースホロワ、被制御インピ
ーダンス駆動回路にも好適である。また、トライステー
ト機能を本来実現するので、２つの制御回路部の入力と
することもできる。
【００４１】本発明制御回路は定常状態でのエネルギー
消費を行わず、3Vの低い電源電圧値で動作するように設
計することができる。本発明制御回路に要求されるチッ
プ面積も非常に小さい。
消費を行わず、3Vの低い電源電圧値で動作するように設
計することができる。本発明制御回路に要求されるチッ
プ面積も非常に小さい。
【図１】本発明による出力バッファ電流スリューレート
制御集積回路の一実施例を示す回路図である。
制御集積回路の一実施例を示す回路図である。
【図２】図１の回路により制御される出力バッファ回路
の出力信号の入力駆動信号に対する時間ダイヤグラムで
ある。
の出力信号の入力駆動信号に対する時間ダイヤグラムで
ある。
【図３】図１の回路により制御される出力バッファ回路
により供給及びシンクされた出力電流の時間ダイヤグラ
ムである。
により供給及びシンクされた出力電流の時間ダイヤグラ
ムである。
【図４】本発明による出力バッファ電流スリューレート
制御集積回路の他の実施例を詳細に示す回路図である。
制御集積回路の他の実施例を詳細に示す回路図である。
１ CMOSインバータ ２, ３, ９ ノード ４, ５, ６, ８, ８', OUT 出力信号 ７ 前置駆動回路 BIAS1, BIAS2, BN1, BN2 バイアス回路網 BV1, BV2, BV3, BV4 バイアス電圧 C1, C3, E1, E3, P1, P2, P3, P4, P5, P6, P7, P8 Ｐ
チャネルMOSFET C2, C4, E2, E4, N1, N2, N3, N4, N5, N6, N7, N8, N9
ＮチャネルMOSFET Cg1, Cg2 ゲート容量 EN11, EN12 制御入力 GND 接地ライン IC1 充電電流 ID1 放電電流 IN1 インバータ IP1 ドレイン電流 IN 入力信号 IST 反転シュミットトリガ S1 第１段 S2 第２段 ST1, ST2 シュミットトリガ V2 ゲート電圧 VDD 電源ライン ZL 負荷インピーダンス
チャネルMOSFET C2, C4, E2, E4, N1, N2, N3, N4, N5, N6, N7, N8, N9
ＮチャネルMOSFET Cg1, Cg2 ゲート容量 EN11, EN12 制御入力 GND 接地ライン IC1 充電電流 ID1 放電電流 IN1 インバータ IP1 ドレイン電流 IN 入力信号 IST 反転シュミットトリガ S1 第１段 S2 第２段 ST1, ST2 シュミットトリガ V2 ゲート電圧 VDD 電源ライン ZL 負荷インピーダンス
フロントページの続き (56)参考文献 特開 平３−162123（ＪＰ，Ａ) 特開 平３−240313（ＪＰ，Ａ) 特開 平６−252737（ＪＰ，Ａ) 特開 平６−252724（ＪＰ，Ａ) 特開 平４−175010（ＪＰ，Ａ) 米国特許5206544（ＵＳ，Ａ)
Claims (7)
- 【請求項１】 負荷インピーダンス（ZL）に電流（IOU
T）を供給する第１MOS 型トランジスタ手段（１）を有
する出力バッファ電流スリューレート制御集積回路であ
って、定電流（ID1, IC1）を発生する電流発生手段（BI
AS1, BIAS2, BN1, BN2, C1-C4)を具え、この定電流を２
つの論理状態間で前記出力バッファ（１の入力信号（I
N）の切換え時に作動させ、これにより前記第１トラン
ジスタ手段（P1, N1）の制御入力端子（2, 3）を駆動し
て前記定電流（ID1, IC1）により決まるスリューレート
を有する駆動電圧（V2, V3）によって前記第１トランジ
スタ手段（P1, N1）を駆動するようにした出力バッファ
電流スリューレート制御集積回路において、前記電流発
生手段（BIAS1, BIAS2, BN1, BN2, C1-C4)は、前記第１
トランジスタ手段（P1, N1）の前記制御入力端子（2,
3）に接続された第２トランジスタ手段（C1-C4)と、前
記出力バッファ（１）の入力信号（IN）の切換え時に作
動して前記第２トランジスタ手段（C1-C4)を定電流動作
領域にバイアスするバイアス回路手段（BIAS1, BIAS2,
BN1, BN2) とを具えるとともに前記第１回路手段（P1,
N1）の駆動電圧（V2, V3）が所定値に到達すると前記バ
イアス回路手段（BIAS1, BIAS2, BN1, BN2) を不作動と
する制御回路手段（ST1, ST2）を具えることを特徴とす
る出力バッファ電流スリューレート制御集積回路。 - 【請求項２】 前記第１トランジスタ手段（P1, N1）
は、前記負荷インピーダンス（ZL）を電源ライン(VDD)
または接地ライン(GND) に電気的に接続するプルアップ
トランジスタ（P1）およびプルダウントランジスタ（N
1）を具え、前記第２トランジスタ手段(C1-C4) は、前
記プルアップトランジスタ（P1）およびプルダウントラ
ンジスタ（N1）の各制御電極（2, 3）にそれぞれ接続さ
れた第１トランジスタ（C4）および第２トランジスタ
（C1）を具え、前記バイアス回路手段（BIAS1, BIAS2,
BN1, BN2) は前記第１トランジスタ（C4）および第２ト
ランジスタ（C1）を定電流動作領域にそれぞれバイアス
する第１バイアス回路（BIAS1,BN1)および第２バイアス
回路（BIAS2, BN2）を具えることを特徴とする請求項１
に記載の出力バッファ電流スリューレート制御集積回
路。 - 【請求項３】 前記制御回路手段は、各々が前記プルア
ップトランジスタ（P1）およびプルダウントランジスタ
（N1）の各制御電極（2, 3）にそれぞれ接続され、前記
プルアップトランジスタ（P1）の駆動電圧（V2）が第１
の所定値に到達する際に前記第１バイアス回路（BIAS1,
BN1）を不作動状態にするとともに前記プルダウントラ
ンジスタ（N1）の駆動電圧（V3）が第２の所定値に到達
する際に前記第２バイアス回路（BIAS2, BN2）を不作動
状態にする第１シュミットトリガ（ST1;IST)および第２
シュミットトリガ（ST2; IST）をそれぞれ具えることを
特徴とする請求項２に記載の出力バッファ電流スリュー
レート制御集積回路。 - 【請求項４】 前記第１バイアス回路（BIAS1, BN1）は
入力信号（IN）が第１論理状態から第２論理状態に切換
わる際に作動状態となり、前記第２バイアス回路（BIAS
2, BN2）は入力信号（IN）が第２論理状態から第１論理
状態に切換わる際に作動状態となるようにしたことを特
徴とする請求項２または３に記載の出力バッファ電流ス
リューレート制御集積回路。 - 【請求項５】 前記入力信号（IN）により駆動され、こ
の入力信号（IN）が第２論理状態から第１論理状態に切
換わる際に前記プルアップトランジスタ（P1）の制御電
極（２）をこれがターンオフされるに好適な電圧に電気
的に接続する第３トランジスタ（P2）と、前記入力信号
（IN）により駆動され、この入力信号（IN）が第１論理
状態から第２論理状態に切換わる際に前記プルダウント
ランジスタ（N1）の制御電極（３）をこれがターンオフ
されるに好適な電圧に電気的に接続する第４トランジス
タ（N2）と具えることを特徴とする請求項４に記載の出
力バッファ電流スリューレート制御集積回路。 - 【請求項６】 前記プルアップトランジスタ（P1）、前
記第２トランジスタ（C1）および前記第３トランジスタ
（P2）をＰチャネルMOSFETとし、前記プルダウントラン
ジスタ（N1）、前記第１トランジスタ（C4）および前記
第４トランジスタ（N2）をＮチャネルMOSFETとするよう
にしたことを特徴とする請求項５に記載の出力バッファ
電流スリューレート制御集積回路。 - 【請求項７】 前記第１バイアス回路（BIAS1, BN1）お
よび前記第２バイアス回路（BIAS2, BN2）は夫々ブート
ストラップ基準電圧発生回路を具えることを特徴とする
請求項６に記載の出力バッファ電流スリューレート制御
集積回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT94830190:8 | 1994-04-22 | ||
| EP94830190A EP0678983B1 (en) | 1994-04-22 | 1994-04-22 | Output buffer current slew rate control integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0856147A JPH0856147A (ja) | 1996-02-27 |
| JP2907752B2 true JP2907752B2 (ja) | 1999-06-21 |
Family
ID=8218430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7096827A Expired - Fee Related JP2907752B2 (ja) | 1994-04-22 | 1995-04-21 | 出力バッファ電流スリューレート制御集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5623216A (ja) |
| EP (1) | EP0678983B1 (ja) |
| JP (1) | JP2907752B2 (ja) |
| DE (1) | DE69412788T2 (ja) |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5926651A (en) * | 1995-07-28 | 1999-07-20 | Intel Corporation | Output buffer with current paths having different current carrying characteristics for providing programmable slew rate and signal strength |
| US5771389A (en) * | 1996-02-28 | 1998-06-23 | Intel Corporation | Low slew rate output buffer with staged biasing voltage |
| US5898315A (en) * | 1996-05-17 | 1999-04-27 | Cypress Semiconductor Corp. | Output buffer circuit and method having improved access |
| US5952817A (en) * | 1997-04-24 | 1999-09-14 | Linear Technology Corporation | Apparatus and method using waveform shaping for reducing high frequency noise from switching inductive loads |
| US5969554A (en) * | 1997-06-09 | 1999-10-19 | International Business Machines Corp. | Multi-function pre-driver circuit with slew rate control, tri-state operation, and level-shifting |
| US6040707A (en) * | 1997-09-15 | 2000-03-21 | Intersil Corporation | Constant slew rate amplifier |
| JP3076300B2 (ja) | 1998-04-20 | 2000-08-14 | 日本電気アイシーマイコンシステム株式会社 | 出力バッファ回路 |
| JPH11308087A (ja) * | 1998-04-24 | 1999-11-05 | Mitsubishi Electric Corp | スルーレートコントロール付き出力バッファ回路 |
| US6157204A (en) * | 1998-08-05 | 2000-12-05 | Micron Technology, Inc. | Buffer with adjustable slew rate and a method of providing an adjustable slew rate |
| US6670822B2 (en) | 1998-08-11 | 2003-12-30 | Fairchild Semiconductor Corporation | Transceiver driver with programmable edge rate control independent of fabrication process, supply voltage, and temperature |
| DE19910352C1 (de) * | 1999-03-09 | 2000-06-15 | Siemens Ag | Kompensationsschaltung für Treiberschaltungen |
| US6278306B1 (en) * | 1999-06-07 | 2001-08-21 | Sun Microsystems, Inc. | Method for an output driver with improved slew rate control |
| US6339351B1 (en) * | 1999-06-07 | 2002-01-15 | Sun Microsystems, Inc. | Output driver with improved impedance control |
| US6366139B1 (en) * | 1999-06-07 | 2002-04-02 | Sun Microsystems, Inc. | Method for an output driver with improved impedance control |
| US6281729B1 (en) * | 1999-06-07 | 2001-08-28 | Sun Microsystems, Inc. | Output driver with improved slew rate control |
| US6285215B1 (en) * | 1999-09-02 | 2001-09-04 | Micron Technology, Inc. | Output driver having a programmable edge rate |
| US6294924B1 (en) | 1999-09-20 | 2001-09-25 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved slew rate control |
| US6316957B1 (en) | 1999-09-20 | 2001-11-13 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved impedance control |
| US6420913B1 (en) | 1999-09-20 | 2002-07-16 | Sun Microsystems, Inc. | Dynamic termination logic driver with improved impedance control |
| US6297677B1 (en) | 1999-09-20 | 2001-10-02 | Sun Microsystems, Inc. | Method for a dynamic termination logic driver with improved slew rate control |
| EP1091492A1 (en) * | 1999-10-08 | 2001-04-11 | STMicroelectronics S.r.l. | An output buffer for digital signals |
| US6411120B1 (en) * | 2000-05-01 | 2002-06-25 | Macronix International Co., Ltd. | Output buffer drive circuit with initial drive for semiconductor devices |
| US6359484B1 (en) * | 2000-07-19 | 2002-03-19 | Exar Corporation | Slew-rate-control structure for high-frequency operation |
| DE60102759T2 (de) | 2000-08-07 | 2005-03-31 | Denso Corp., Kariya | Spannungsregler eines Kraftfahrzeugwechselstromgenerators |
| JP4212767B2 (ja) * | 2000-12-21 | 2009-01-21 | 旭化成エレクトロニクス株式会社 | 高速電流スイッチ回路および高周波電流源 |
| US6798237B1 (en) | 2001-08-29 | 2004-09-28 | Altera Corporation | On-chip impedance matching circuit |
| US6836144B1 (en) * | 2001-12-10 | 2004-12-28 | Altera Corporation | Programmable series on-chip termination impedance and impedance matching |
| US7109744B1 (en) | 2001-12-11 | 2006-09-19 | Altera Corporation | Programmable termination with DC voltage level control |
| US6812734B1 (en) | 2001-12-11 | 2004-11-02 | Altera Corporation | Programmable termination with DC voltage level control |
| US6535020B1 (en) * | 2001-12-18 | 2003-03-18 | Sun Microsystems, Inc. | Output buffer with compensated slew rate and delay control |
| JP3935925B2 (ja) * | 2002-03-04 | 2007-06-27 | 富士通株式会社 | 出力バッファ回路 |
| US6903588B2 (en) | 2003-04-15 | 2005-06-07 | Broadcom Corporation | Slew rate controlled output buffer |
| US6888369B1 (en) | 2003-07-17 | 2005-05-03 | Altera Corporation | Programmable on-chip differential termination impedance |
| US6888370B1 (en) | 2003-08-20 | 2005-05-03 | Altera Corporation | Dynamically adjustable termination impedance control techniques |
| US6859064B1 (en) | 2003-08-20 | 2005-02-22 | Altera Corporation | Techniques for reducing leakage current in on-chip impedance termination circuits |
| DE102004016978A1 (de) * | 2004-04-07 | 2005-06-30 | Infineon Technologies Ag | Ansteuerschaltung für einen Ausgangstreiber in einer integrierten Schaltung bzw. Treiberschaltung in einer integrierten Schaltung |
| JP2005321526A (ja) * | 2004-05-07 | 2005-11-17 | Renesas Technology Corp | 半導体集積回路装置、表示装置及びシステム |
| JP4500153B2 (ja) * | 2004-11-04 | 2010-07-14 | 旭化成エレクトロニクス株式会社 | 出力バッファ回路 |
| FR2879321B1 (fr) * | 2004-12-09 | 2007-03-02 | St Microelectronics Sa | Circuit de pilotage de bus |
| US7521975B2 (en) * | 2005-01-20 | 2009-04-21 | Advanced Micro Devices, Inc. | Output buffer with slew rate control utilizing an inverse process dependent current reference |
| US7221193B1 (en) | 2005-01-20 | 2007-05-22 | Altera Corporation | On-chip termination with calibrated driver strength |
| US7218155B1 (en) | 2005-01-20 | 2007-05-15 | Altera Corporation | Techniques for controlling on-chip termination resistance using voltage range detection |
| US7262637B2 (en) | 2005-03-22 | 2007-08-28 | Micron Technology, Inc. | Output buffer and method having a supply voltage insensitive slew rate |
| US20060253663A1 (en) * | 2005-05-06 | 2006-11-09 | Micron Technology, Inc. | Memory device and method having a data bypass path to allow rapid testing and calibration |
| US7679397B1 (en) | 2005-08-05 | 2010-03-16 | Altera Corporation | Techniques for precision biasing output driver for a calibrated on-chip termination circuit |
| US7224187B2 (en) * | 2005-09-02 | 2007-05-29 | Winbond Electronics Corp. | CMOS buffer circuits and integrated circuits using the same |
| KR100668498B1 (ko) | 2005-11-09 | 2007-01-12 | 주식회사 하이닉스반도체 | 반도체 메모리의 데이터 출력장치 및 방법 |
| US7889609B2 (en) * | 2006-09-26 | 2011-02-15 | Silicon Core Technology, Inc. | Enhanced linearity DVD writing current circuit |
| JP2010516012A (ja) * | 2007-01-05 | 2010-05-13 | シリコン・コア・テクノロジー・インコーポレーテッド | 高性能のｄｖｄライト電流回路 |
| US7449913B1 (en) * | 2007-06-20 | 2008-11-11 | Smartech Worldwide Limited | Pre-driver having slew-rate and crowbar-current controls for a CMOS output buffer |
| KR100906424B1 (ko) * | 2007-08-02 | 2009-07-09 | 한국과학기술원 | 출력 버퍼 및 이를 포함하는 전력 증폭기 |
| US7868622B2 (en) * | 2007-08-10 | 2011-01-11 | Seiko Instruments Inc. | Circuit for detecting power supply voltage drop |
| JP5031499B2 (ja) * | 2007-09-13 | 2012-09-19 | 株式会社リコー | 出力回路 |
| US7723153B2 (en) * | 2007-12-26 | 2010-05-25 | Organicid, Inc. | Printed organic logic circuits using an organic semiconductor as a resistive load device |
| JP5493291B2 (ja) * | 2008-05-12 | 2014-05-14 | セイコーエプソン株式会社 | 半導体装置および電子機器 |
| US8289302B2 (en) * | 2009-01-06 | 2012-10-16 | Himax Technologies Limited | Output buffer circuit with enhanced slew rate |
| CN102034540B (zh) * | 2009-09-27 | 2013-09-18 | 上海宏力半导体制造有限公司 | 压摆率控制装置及其控制方法 |
| US7969217B2 (en) * | 2009-10-13 | 2011-06-28 | Himax Technologies Limited | Output buffer with slew-rate enhancement output stage |
| CN102522991B (zh) | 2011-12-31 | 2014-05-21 | 开曼群岛威睿电通股份有限公司 | 采用三角积分调制的模拟数字转换器 |
| US9077514B1 (en) | 2014-01-28 | 2015-07-07 | Altera Corporation | Methods and structures for compensating and tracking process, voltage and temperature variations |
| US9461624B2 (en) | 2014-11-17 | 2016-10-04 | Infineon Technologies Ag | Output driver slew control |
| US9473127B1 (en) * | 2015-07-06 | 2016-10-18 | Qualcomm Incorporated | Input/output (I/O) driver |
| US10181852B1 (en) | 2018-06-19 | 2019-01-15 | Nxp B.V. | Voltage translator with output slew rate control |
| US10659051B1 (en) | 2019-05-10 | 2020-05-19 | Nxp Usa, Inc. | Bidirectional voltage translator with pulse width control |
| US11405037B2 (en) | 2020-12-18 | 2022-08-02 | Nxp B.V. | Driver circuit of voltage translator |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206544A (en) | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504779A (en) * | 1983-03-11 | 1985-03-12 | Hewlett-Packard Company | Electrical load drive and control system |
| US4612466A (en) * | 1984-08-31 | 1986-09-16 | Rca Corporation | High-speed output driver |
| JPH01161916A (ja) * | 1987-12-18 | 1989-06-26 | Toshiba Corp | 半導体集積回路 |
| US5051625B1 (en) * | 1988-10-28 | 1993-11-16 | Nissan Motor Co.,Ltd. | Output buffer circuits for reducing noise |
| US5021684A (en) * | 1989-11-09 | 1991-06-04 | Intel Corporation | Process, supply, temperature compensating CMOS output buffer |
| JP2598148B2 (ja) * | 1990-02-19 | 1997-04-09 | 富士通株式会社 | 出力回路 |
| US5017807A (en) * | 1990-07-05 | 1991-05-21 | At&T Bell Laboratories | Output buffer having capacitive drive shunt for reduced noise |
| JPH04175010A (ja) * | 1990-11-08 | 1992-06-23 | Nec Ic Microcomput Syst Ltd | 出力バッファ回路 |
| DE69231912T2 (de) * | 1991-12-17 | 2002-04-04 | St Microelectronics Inc | Ausgangstreiberschaltung mit Vorladung |
| US5248906A (en) * | 1992-06-12 | 1993-09-28 | Advanced Micro Devices, Inc. | High speed CMOS output buffer circuit minimizes output signal oscillation and steady state current |
| GB9301934D0 (en) * | 1993-02-01 | 1993-03-17 | Immos Limited | Transistor switching |
| JP3175989B2 (ja) * | 1993-03-01 | 2001-06-11 | 株式会社東芝 | 出力バッファ回路 |
-
1994
- 1994-04-22 DE DE69412788T patent/DE69412788T2/de not_active Expired - Fee Related
- 1994-04-22 EP EP94830190A patent/EP0678983B1/en not_active Expired - Lifetime
-
1995
- 1995-04-19 US US08/425,000 patent/US5623216A/en not_active Expired - Lifetime
- 1995-04-21 JP JP7096827A patent/JP2907752B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5206544A (en) | 1991-04-08 | 1993-04-27 | International Business Machines Corporation | CMOS off-chip driver with reduced signal swing and reduced power supply disturbance |
Also Published As
| Publication number | Publication date |
|---|---|
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| DE69412788D1 (de) | 1998-10-01 |
| EP0678983B1 (en) | 1998-08-26 |
| US5623216A (en) | 1997-04-22 |
| JPH0856147A (ja) | 1996-02-27 |
| EP0678983A1 (en) | 1995-10-25 |
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