JPS5878221A - バス制御システム - Google Patents
バス制御システムInfo
- Publication number
- JPS5878221A JPS5878221A JP17562881A JP17562881A JPS5878221A JP S5878221 A JPS5878221 A JP S5878221A JP 17562881 A JP17562881 A JP 17562881A JP 17562881 A JP17562881 A JP 17562881A JP S5878221 A JPS5878221 A JP S5878221A
- Authority
- JP
- Japan
- Prior art keywords
- input
- bus
- control method
- block
- control system
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
- Small-Scale Networks (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はパス制御システムに関するものであ〕、更に詳
しくは、単一の高速バスを介して、制御方式の異なる機
器間でデータの送受信を可能ならしめるパス制御システ
ムに関するものである。
しくは、単一の高速バスを介して、制御方式の異なる機
器間でデータの送受信を可能ならしめるパス制御システ
ムに関するものである。
第１図は、高速バスを用いたパス制御システムのブロッ
ク図であシ、図中１は高速パス、２はメインメ４す、３
はバスコントローラ、４はＣＰＵ。
ク図であシ、図中１は高速パス、２はメインメ４す、３
はバスコントローラ、４はＣＰＵ。
５・６・７杜入出力鯖置を示す。
上記システムでは、高速パス１の制御はバスコントロー
ラ３が行表っており、バスコントローラ３の制御に従っ
て各種入出力装置５・６・７とメインメモリ２との間で
、高速バス１を介して、高速データ伝送が行なわれてい
る。
ラ３が行表っており、バスコントローラ３の制御に従っ
て各種入出力装置５・６・７とメインメモリ２との間で
、高速バス１を介して、高速データ伝送が行なわれてい
る。
ところで、このようなシステムにおいては、制御方式の
若干の変更で、高速パス１の性能の向上（例えば、伝送
速度の向上やデータの信頼性の向上部）を図れることが
知られており、従来から種々の制御方式が発表されてい
る。
若干の変更で、高速パス１の性能の向上（例えば、伝送
速度の向上やデータの信頼性の向上部）を図れることが
知られており、従来から種々の制御方式が発表されてい
る。
第２図・第３図を参照し、この制御方式の変遷の例を説
明する。
明する。
第２図拡古典的な制御方式の例を示しておシ、バスコン
トローラ３から入出力装置にデータ；ントロール信号が
１回供給されるごとに、高速パス１上に１転送率位分の
データが送出されることを示している。
トローラ３から入出力装置にデータ；ントロール信号が
１回供給されるごとに、高速パス１上に１転送率位分の
データが送出されることを示している。
第３図は第２図の制御方式の改良にかかる制御方式を示
しておシ、パスコンドロー２３から入出力装置に供給さ
れるデータコントロール信号の時間を、バスコントロー
ラ３から入出力装置に供給されるクロックにより分割し
た例を示している。
しておシ、パスコンドロー２３から入出力装置に供給さ
れるデータコントロール信号の時間を、バスコントロー
ラ３から入出力装置に供給されるクロックにより分割し
た例を示している。
この制御方式によった場合、コントローラ３から入出力
装置にデータコントロール信号が１回供給されるごとに
、高速バス１上に２転送単位分のデータが送出されるこ
とになる。従って第３図の制御方式により九場合、クロ
ックが加わったのみにもかかわらず、その伝送速度は第
２図の制御方式％式％ 尚、上記は制御方式の変遷の一例であシ、その他パリテ
ィピットの附加等種々のものが考えられる。
装置にデータコントロール信号が１回供給されるごとに
、高速バス１上に２転送単位分のデータが送出されるこ
とになる。従って第３図の制御方式により九場合、クロ
ックが加わったのみにもかかわらず、その伝送速度は第
２図の制御方式％式％ 尚、上記は制御方式の変遷の一例であシ、その他パリテ
ィピットの附加等種々のものが考えられる。
ところで、周知の通シ、電子計算機システムというもの
は、一度納品された後も追加発展されていく性格をもっ
ている。従って性能向上の為、制御方式が変わった場合
でも、旧来の制御方式の機器と新しい制御方式の機器と
の間の互換性が要求されることが多い。
は、一度納品された後も追加発展されていく性格をもっ
ている。従って性能向上の為、制御方式が変わった場合
でも、旧来の制御方式の機器と新しい制御方式の機器と
の間の互換性が要求されることが多い。
この為、従来は、第４図に示す様に、新しい制御方式の
機器８・９・ｌＯと古い制御方式の機器１１＠１２・１
３・１４・１５を各々専用の尚速パス１６・１７に接続
し、高速バス１６と高速バス１７の間の信号の送受はバ
ス変換アダプタ１８を介して行うことにより、上記要求
に応えていた。
機器８・９・ｌＯと古い制御方式の機器１１＠１２・１
３・１４・１５を各々専用の尚速パス１６・１７に接続
し、高速バス１６と高速バス１７の間の信号の送受はバ
ス変換アダプタ１８を介して行うことにより、上記要求
に応えていた。
しかしながら、バスコントローラ３のサポートできる入
出力ボートの数は限られている（ここでは最大２０個の
入出力ボートをサポートできるものとする）が、新方式
の人出カ機器と旧方式の入出力機器の組合せをユーザの
自由な選択に姿ねる為には新方式・旧方式の各々につき
最大２０個の入出力ボートを用意しでければならなくな
ｐ１人出力ボートのムダが多くなる。
出力ボートの数は限られている（ここでは最大２０個の
入出力ボートをサポートできるものとする）が、新方式
の人出カ機器と旧方式の入出力機器の組合せをユーザの
自由な選択に姿ねる為には新方式・旧方式の各々につき
最大２０個の入出力ボートを用意しでければならなくな
ｐ１人出力ボートのムダが多くなる。
又、この様な方式によると、若干の制御方式の変災の為
に（第２図・謔３図の例ではクロックが１本追加され九
為に）２種類の高速パスを用意することになり、コスト
の上昇を招くことになる。
に（第２図・謔３図の例ではクロックが１本追加され九
為に）２種類の高速パスを用意することになり、コスト
の上昇を招くことになる。
更に、バス変換アダプタ１８の遅延の為、伝送効率も犠
牲にされることになる。
牲にされることになる。
本発明はこの様な現状に鑑みなされたものであり、
■ バスコントローラのサポートできる最大数の入出力
ボートのみを用意することによって、制御方式の異なる
入出力機器の組合せをユーザの自由な選択に姿ねるこふ
を可能ならしめる仁とによって、入出力ボートの無駄を
とシ除くこと。
ボートのみを用意することによって、制御方式の異なる
入出力機器の組合せをユーザの自由な選択に姿ねるこふ
を可能ならしめる仁とによって、入出力ボートの無駄を
とシ除くこと。
■ 単一の高速バスに制御方式の異なる入出力機器を接
続することを可能ならしめることによシ、高速バスの利
用効率の向上を図ること。
続することを可能ならしめることによシ、高速バスの利
用効率の向上を図ること。
■ バス変換アダプタによる伝送遅延の影響を回“避す
ること。
ること。
のできるバス制御システムを提供することを目的とする
。
。
以下図面を参照し、本発明の一実施例を詳細に説明する
。
。
第５図は本発明の一実施例を示すブロック図であり一図
中、題はバスコントローラ、３１・諺・お・あ・易は入
出力機器のブロック、切は高速パスを示す。
中、題はバスコントローラ、３１・諺・お・あ・易は入
出力機器のブロック、切は高速パスを示す。
バスコントローラ加は資求受けつけ部２１・制御方式選
択部ｎ・バス制御部ｎを具備′しており、高速パｘｏＵ
アドレスデータバスＡＤ、コントロールパスＣ，サービ
ス要求償号Ｒ３１−Ｒ３５を具備している。
択部ｎ・バス制御部ｎを具備′しており、高速パｘｏＵ
アドレスデータバスＡＤ、コントロールパスＣ，サービ
ス要求償号Ｒ３１−Ｒ３５を具備している。
各ブロック３１〜３５には制御方式によってブロック化
された１以上の入出力機器がある。ここでは、ブロック
３１・友・お内の入出力機器の制御方式は全て同一であ
り、この制御方式を第１の制御方式と、又、ブロックあ
・５内の入出力機器の制御方式は全て則−であシ、この
制御方式を第２の制御方式と呼ぶことにする。
された１以上の入出力機器がある。ここでは、ブロック
３１・友・お内の入出力機器の制御方式は全て同一であ
り、この制御方式を第１の制御方式と、又、ブロックあ
・５内の入出力機器の制御方式は全て則−であシ、この
制御方式を第２の制御方式と呼ぶことにする。
賛求受は付は部２１は各ブロック３１−３５内の入出力
機器から印加され九サービス要求信号Ｒ３１−Ｒ邸を受
は付け、優先度の割シ付は婚を行なうものである。
機器から印加され九サービス要求信号Ｒ３１−Ｒ邸を受
は付け、優先度の割シ付は婚を行なうものである。
制御方式選択（ロ）路ｎは、スイッチ（プリント基板上
にある）等によジブロック毎の制御方式が予め設定され
ておプ、サービス要求信号がどのプロツク内Ｏ入出力機
器から印加されたかにより制御方式を選択するもので参
る。
にある）等によジブロック毎の制御方式が予め設定され
ておプ、サービス要求信号がどのプロツク内Ｏ入出力機
器から印加されたかにより制御方式を選択するもので参
る。
パス制御部るは高速パス菊を制御するものである。
次に動作を説明する。
先ず、ブロック３１内の入出力機器から要求受付部２１
に印加されたサービス景求儒号Ｒ３１Ｆｉ蚤求受付部２
１で優先度の制御等をされた後、制御方式選択回路ｎに
印加される。
に印加されたサービス景求儒号Ｒ３１Ｆｉ蚤求受付部２
１で優先度の制御等をされた後、制御方式選択回路ｎに
印加される。
制御方式選択回路ｎは、サービス要求信号がブロック３
１内９入出力機■から出されているので、第１の制御方
式を示す情報をバス制御部ムに送る。
１内９入出力機■から出されているので、第１の制御方
式を示す情報をバス制御部ムに送る。
その結果、バス制御部２３紘嬉１の制御方式によって高
速パス切を制御し、ブロック３１内の入出力機器に対す
るサービスを実行する。
速パス切を制御し、ブロック３１内の入出力機器に対す
るサービスを実行する。
次に、ブロック詞内の入出力機器からサービス要求信号
ａ３４が出力された場合は、制御方式選択回路ｎは第２
の制御方式を示す情報をバス制御部るに送り、バス制御
部２３紘嬉２の制御方式によって高速バスを制御し、プ
゛ロックお内の入出力機器に対するサービスを実行する
。
ａ３４が出力された場合は、制御方式選択回路ｎは第２
の制御方式を示す情報をバス制御部るに送り、バス制御
部２３紘嬉２の制御方式によって高速バスを制御し、プ
゛ロックお内の入出力機器に対するサービスを実行する
。
ところで、入出力機器の制御方式が変更された場合、当
初は、■制御方式の入出力機器の装着率が多く、除々に
新方式の入出力機器に置き替えられていくのが一般的で
ある。
初は、■制御方式の入出力機器の装着率が多く、除々に
新方式の入出力機器に置き替えられていくのが一般的で
ある。
本発明においては制御方式選択回路ｎはプリント基板上
のスイッチ等圧よシ構成されている。
のスイッチ等圧よシ構成されている。
従って本発明によれば、バスコントローラのサポートで
きる入出力ボート数の２倍の入出力ポートを用意しなく
ても、プリント基板上のスイッチを切り換えることによ
って、断制御方式の機器・旧制一方式の機器の組み合せ
や変更をユーザの自由な選択に委ねることが可能となる
。
きる入出力ボート数の２倍の入出力ポートを用意しなく
ても、プリント基板上のスイッチを切り換えることによ
って、断制御方式の機器・旧制一方式の機器の組み合せ
や変更をユーザの自由な選択に委ねることが可能となる
。
又、本発明によった場合、高速バスを２つ別個に用意し
た夛、バス変換アダプタを用意したシする必要がなくな
るので、実装効率が向上しコストの低減を図ること守で
きる。
た夛、バス変換アダプタを用意したシする必要がなくな
るので、実装効率が向上しコストの低減を図ること守で
きる。
第１図は高速バスを用い九バス制御システムのブロック
図。第２図・第３図は制御方式の相違を示すタイミング
図。第４図は従来のバス制御システムのブロック図。第
５図は本！ａ明の一実施例に係るバス制御システムのブ
ロック図。 加・・・パスコントローラ ２１・・・要求受付部 ｎ・・・制御方式選択回路 ｎ・・・パス制御部 ３１−３５・・・入出力機器のブロック切・・・高速バ
ス 代理人弁理士 則 近 憲 佑（ほか１名） 第１図 第２図 第３図
図。第２図・第３図は制御方式の相違を示すタイミング
図。第４図は従来のバス制御システムのブロック図。第
５図は本！ａ明の一実施例に係るバス制御システムのブ
ロック図。 加・・・パスコントローラ ２１・・・要求受付部 ｎ・・・制御方式選択回路 ｎ・・・パス制御部 ３１−３５・・・入出力機器のブロック切・・・高速バ
ス 代理人弁理士 則 近 憲 佑（ほか１名） 第１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 高速パスと、 制御方式によジブロック化され、前記高速バスを介して
データの送受信を行なう複数の入出力機器と、 該入出力機器のブロック毎に予め制御方式が設定された
制御方式選択回路を具備し、前記ブロック化された複数
の入出力機器から印加されるサービス要求信号により制
御方式を識別し、前記高速バスを制御するバスコントロ
ーラとからなるパス制御システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562881A JPS5878221A (ja) | 1981-11-04 | 1981-11-04 | バス制御システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17562881A JPS5878221A (ja) | 1981-11-04 | 1981-11-04 | バス制御システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5878221A true JPS5878221A (ja) | 1983-05-11 |
Family
ID=15999400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17562881A Pending JPS5878221A (ja) | 1981-11-04 | 1981-11-04 | バス制御システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5878221A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576634A (en) * | 1994-10-31 | 1996-11-19 | Nec Corporation | Bus driver for high-speed data transmission with waveform adjusting means |
| US6014303A (en) * | 1997-10-28 | 2000-01-11 | Nec Corporation | Overcurrent preventing device |
| US6118311A (en) * | 1998-03-10 | 2000-09-12 | Nec Corporation | Output circuit capable of suppressing bounce effect |
| US6642755B2 (en) | 1998-03-09 | 2003-11-04 | Nec Corporation | Bus driver having noise removing circuit formed by pull-up resistor |
-
1981
- 1981-11-04 JP JP17562881A patent/JPS5878221A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5576634A (en) * | 1994-10-31 | 1996-11-19 | Nec Corporation | Bus driver for high-speed data transmission with waveform adjusting means |
| US6014303A (en) * | 1997-10-28 | 2000-01-11 | Nec Corporation | Overcurrent preventing device |
| US6642755B2 (en) | 1998-03-09 | 2003-11-04 | Nec Corporation | Bus driver having noise removing circuit formed by pull-up resistor |
| US6118311A (en) * | 1998-03-10 | 2000-09-12 | Nec Corporation | Output circuit capable of suppressing bounce effect |
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