JPH0283757A - 通信制御システム - Google Patents
通信制御システムInfo
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- JPH0283757A JPH0283757A JP63237163A JP23716388A JPH0283757A JP H0283757 A JPH0283757 A JP H0283757A JP 63237163 A JP63237163 A JP 63237163A JP 23716388 A JP23716388 A JP 23716388A JP H0283757 A JPH0283757 A JP H0283757A
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- 238000010586 diagram Methods 0.000 description 15
- 238000000034 method Methods 0.000 description 9
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- 239000013256 coordination polymer Substances 0.000 description 2
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- 102100030385 Granzyme B Human genes 0.000 description 1
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Software Systems (AREA)
- Computer And Data Communications (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は複数ホス１〜計算機間で互いにネッ１〜ワ−ク
資源を共有したり、業務の異なるホストを結び端末ユー
ザに多くのサービスを提供する複数システムネットワー
クに係り、特に低コストで、複数プロセッサ間通信を行
うシステムに好適な通信制御システムに関する。
資源を共有したり、業務の異なるホストを結び端末ユー
ザに多くのサービスを提供する複数システムネットワー
クに係り、特に低コストで、複数プロセッサ間通信を行
うシステムに好適な通信制御システムに関する。
従来の通信制御装置を用いた計算機間通借方式の構成例
を第２図及び第３図に示す。
を第２図及び第３図に示す。
第２図はＬＡＮ等の通信網７にそれぞれチャネルアダプ
タ（ＣＡ）４ａ、通信制御プロセッサ（ＣＣＰ）５ａを
介して複数の中央処理装置（ＣＰＵ）１〜ｎを接続し、
通信回線経由で通信する方式である。本方式で例えばＣ
ＰＵＩからＣＰＵｎにメツセージを送る場合、ＣＰＵＩ
は先ずＣＣＰｌのＣＡ４ａに入出力命令を発行し、該Ｃ
Ａを介してＣＣＰＩにメツセージを転送する。ＣＣＰｌ
の制御プログラムはＬＡＮ７を介し定められた通信プロ
トコルに従ってメツセージをＣＣＰｎに転送する。ＣＣ
Ｐｎはメツセージ中のへラダー情報より転送すべきホス
ト計算機を判別し、同様にＣＡを介してＣＰ Ｕ ｎに
メツセージを転送する。
タ（ＣＡ）４ａ、通信制御プロセッサ（ＣＣＰ）５ａを
介して複数の中央処理装置（ＣＰＵ）１〜ｎを接続し、
通信回線経由で通信する方式である。本方式で例えばＣ
ＰＵＩからＣＰＵｎにメツセージを送る場合、ＣＰＵＩ
は先ずＣＣＰｌのＣＡ４ａに入出力命令を発行し、該Ｃ
Ａを介してＣＣＰＩにメツセージを転送する。ＣＣＰｌ
の制御プログラムはＬＡＮ７を介し定められた通信プロ
トコルに従ってメツセージをＣＣＰｎに転送する。ＣＣ
Ｐｎはメツセージ中のへラダー情報より転送すべきホス
ト計算機を判別し、同様にＣＡを介してＣＰ Ｕ ｎに
メツセージを転送する。
第３図は一つの通信制御プロセッサ（ｃｃｐ）５ａに複
数のチャネルアダプタ（ＣＡ）４ａを搭載し、これをホ
スト間通信を行う全てのホスト計算機（ＣＰＵ）］−〜
ｎと接続しておき、通信制御装置内プログラムの指示で
チャネルアダプタ渡りで目的のＣＰＵと通信する方式で
ある。本方式では、ＣＰＵＩから送られたメツセージは
第２図の方式と同様にＣＡ＃１を介してＣＣＰ５ａに転
送される。こ＼でＣＣＰ５ａの制御プログラムは受領し
たメツセージ中のへラダー情報を読み取り、転送すべき
ホス１ル計算機を判別し、ＣＰ Ｕ ｎと接続されてい
るＣ Ａ ＃ ｎを介してＣＰ Ｕ ｎにメツセージを
転送する。
数のチャネルアダプタ（ＣＡ）４ａを搭載し、これをホ
スト間通信を行う全てのホスト計算機（ＣＰＵ）］−〜
ｎと接続しておき、通信制御装置内プログラムの指示で
チャネルアダプタ渡りで目的のＣＰＵと通信する方式で
ある。本方式では、ＣＰＵＩから送られたメツセージは
第２図の方式と同様にＣＡ＃１を介してＣＣＰ５ａに転
送される。こ＼でＣＣＰ５ａの制御プログラムは受領し
たメツセージ中のへラダー情報を読み取り、転送すべき
ホス１ル計算機を判別し、ＣＰ Ｕ ｎと接続されてい
るＣ Ａ ＃ ｎを介してＣＰ Ｕ ｎにメツセージを
転送する。
なお、この種の計算機間通借方式に関連する公知文献と
しては、例えば特開昭６３−３６３５２号公報が挙げら
れる。
しては、例えば特開昭６３−３６３５２号公報が挙げら
れる。
上記従来技術においては、通信制御袋Ｍ（通信制御プロ
セッサ）に複数のチャネルアダプタや、専用の通信回線
を設ける必要がある点や、通信制御装置内プログラムが
メツセージ内へラダー情報判別処理、チャネルアダプタ
からの割込み処理、通信プロトコルに従ってメツセージ
を転送する処理、相手ホストへのメツセージ転送処理等
のプログラム介入が必要で、オーバヘッドが大きくなる
点について配慮されておらず、コストアップ、制御プロ
グラムの複雑化、ホスト計算機間トータルスループット
の低下等の問題があった。
セッサ）に複数のチャネルアダプタや、専用の通信回線
を設ける必要がある点や、通信制御装置内プログラムが
メツセージ内へラダー情報判別処理、チャネルアダプタ
からの割込み処理、通信プロトコルに従ってメツセージ
を転送する処理、相手ホストへのメツセージ転送処理等
のプログラム介入が必要で、オーバヘッドが大きくなる
点について配慮されておらず、コストアップ、制御プロ
グラムの複雑化、ホスト計算機間トータルスループット
の低下等の問題があった。
本発明の目的は、特別な設備を要しない、低コストで制
御プログラムの介入やサポートを必要としない、高速ホ
スト計算機関通信、通信制御装置間通信を行う通信制御
システムを提供することにある。
御プログラムの介入やサポートを必要としない、高速ホ
スト計算機関通信、通信制御装置間通信を行う通信制御
システムを提供することにある。
上記目的を達成するために、本発明は複数の通信制御プ
ロセッサとこれらを複数のホスト計算機に接続するため
のチャネルアダプタを備えた通信制御プロセッサシステ
ムにおいて、チャネルアダプタに、各通信制御プロセッ
サインターフェイス制御部とホス１へ計算機インターフ
ェイス制御部、及び任意の組合せのインターフェイス制
御部間で通信が可能な通信経路制御部を備え、各インタ
ーフェイス制御部に当該プロセッサから任意のプロセッ
サとの通信を行えるよう、他のインターフェイス制御部
対応に複数の論理パスアドレスを持たせ、かつプロセッ
サからの起動時、起動アドレスが論理パスアドレスに含
まれているか判定し、含まれていたら通信経路制御部に
連絡して通信を要求する相手側インターフェイス制御部
との通信経路を接続し、プロセッサ間通信を行うように
したことを特徴とする。
ロセッサとこれらを複数のホスト計算機に接続するため
のチャネルアダプタを備えた通信制御プロセッサシステ
ムにおいて、チャネルアダプタに、各通信制御プロセッ
サインターフェイス制御部とホス１へ計算機インターフ
ェイス制御部、及び任意の組合せのインターフェイス制
御部間で通信が可能な通信経路制御部を備え、各インタ
ーフェイス制御部に当該プロセッサから任意のプロセッ
サとの通信を行えるよう、他のインターフェイス制御部
対応に複数の論理パスアドレスを持たせ、かつプロセッ
サからの起動時、起動アドレスが論理パスアドレスに含
まれているか判定し、含まれていたら通信経路制御部に
連絡して通信を要求する相手側インターフェイス制御部
との通信経路を接続し、プロセッサ間通信を行うように
したことを特徴とする。
また、通信経路制御部に、各インターフェイス制御部対
応に動作状態及び入出力動作を要求している要求元アド
レス、コマンド情報からなる人出カキューを設け、かつ
相手インターフェイス制御部が他のプロセッサと通信中
でビジーであったり、同時に複数のプロセッサからの入
出力要求があった場合、入出力要求を全て受付けて、入
出力動作を行うもの以外をキューイングしておき、該イ
ンターフェイス制御部が動作可能となった時、以前キュ
ーイングしておいた入出力要求を実行するようにしたこ
とを特徴とする。
応に動作状態及び入出力動作を要求している要求元アド
レス、コマンド情報からなる人出カキューを設け、かつ
相手インターフェイス制御部が他のプロセッサと通信中
でビジーであったり、同時に複数のプロセッサからの入
出力要求があった場合、入出力要求を全て受付けて、入
出力動作を行うもの以外をキューイングしておき、該イ
ンターフェイス制御部が動作可能となった時、以前キュ
ーイングしておいた入出力要求を実行するようにしたこ
とを特徴とする。
ホスト計算機インターフェイス制御部及び通信制御プロ
セッサインターフェイス制御部は対応するホスト計算機
、通信制御プロセッサからの入出力要求を受け、起動ア
ドレスが自身で持っている論理パスアドレスに含まれて
いるか判定し、含まれていたら起動シーケンスを継続し
、コマンドを受領する。次に通信経路制御部に連絡し、
相手側インターフェイス制御部との通信経路を接続する
よう要求する。
セッサインターフェイス制御部は対応するホスト計算機
、通信制御プロセッサからの入出力要求を受け、起動ア
ドレスが自身で持っている論理パスアドレスに含まれて
いるか判定し、含まれていたら起動シーケンスを継続し
、コマンドを受領する。次に通信経路制御部に連絡し、
相手側インターフェイス制御部との通信経路を接続する
よう要求する。
通信経路制御部は各インターフェイス制御部からの接続
要求を受け、各インターフェイス制御部対応に持ってい
る動作状態情報を読み、相手インターフェイス制御部が
動作可能かチエツクし、動作可能であれば相手側インタ
ーフェイス制御部との通信路を接続する。次に相手側イ
ンターフェイス制御部を通じて相手プロセッサにデータ
転送要求を行い、相手プロセッサから肯定コマンドが入
ったらデータ転送を開始するよう両インターフェイス制
御部に指示する。尚、当該インターフェイス制御部が動
作中であれば、当該入出力要求をキューイングしておき
、動作可能状態になった時、前記手順で入出力動作を実
行するよう動作する。
要求を受け、各インターフェイス制御部対応に持ってい
る動作状態情報を読み、相手インターフェイス制御部が
動作可能かチエツクし、動作可能であれば相手側インタ
ーフェイス制御部との通信路を接続する。次に相手側イ
ンターフェイス制御部を通じて相手プロセッサにデータ
転送要求を行い、相手プロセッサから肯定コマンドが入
ったらデータ転送を開始するよう両インターフェイス制
御部に指示する。尚、当該インターフェイス制御部が動
作中であれば、当該入出力要求をキューイングしておき
、動作可能状態になった時、前記手順で入出力動作を実
行するよう動作する。
以上のように本通信制御システムのチャネルアダプタが
動作することにより、ホスト計算機や通信制御プロセッ
サ間通信のために各々のプログラムの介入やサポートに
よりデータルーティングを行う必要がないので、プロセ
ッサ間通信のトータルスループットが向上し、また、専
用の通信回線や複数のチャネルアダプタが不要となるの
で、低コストで高速ホスト間通信、通信制御プロセッサ
間通信を実現できる。
動作することにより、ホスト計算機や通信制御プロセッ
サ間通信のために各々のプログラムの介入やサポートに
よりデータルーティングを行う必要がないので、プロセ
ッサ間通信のトータルスループットが向上し、また、専
用の通信回線や複数のチャネルアダプタが不要となるの
で、低コストで高速ホスト間通信、通信制御プロセッサ
間通信を実現できる。
以下、本発明の一実施例について図面により説明する。
第１図は本発明の一実施例のシステム構成図で、１は中
央処理装置（ＣＰＵ） 、２はチャネル、３は通信制御
システムである。本発明は通信制御システム３に係り、
該通信制御システムは、複数のホスト計算機１にそれぞ
れチャネル２を介して接続されるチャネルアダプタ４、
複数の通信回線にそれぞれ接続される複数の通信制御プ
ロセッサモジュール（以下、プロセッサモジュールと呼
ぶ）５、サービスプロセッサ６より構成される。
央処理装置（ＣＰＵ） 、２はチャネル、３は通信制御
システムである。本発明は通信制御システム３に係り、
該通信制御システムは、複数のホスト計算機１にそれぞ
れチャネル２を介して接続されるチャネルアダプタ４、
複数の通信回線にそれぞれ接続される複数の通信制御プ
ロセッサモジュール（以下、プロセッサモジュールと呼
ぶ）５、サービスプロセッサ６より構成される。
第４図はチャネルアダプタ４の本発明に係わる部分の詳
細ブロック図である。第４図において、１０はホスト計
算機側インターフェイス制御部１０−１〜１０−ｎ、１
１はプロセッサモジュール側インターフェイス制御部１
１−１〜１１−ｎである。１２〜１４は通信経路制御部
を構成する部分で、１２は任意の組合せのインターフェ
イス制御部間の通信路を接続する通信路スイッチング部
、１３は各インターフェイス制御部１０．１１の動作状
態を管理したり、入出力要求のキューイング、起動アド
レスに対応する相手側インターフェイス制御部の論理デ
バイスの判別等の処理を行うマスクロプロセッサ、１４
はマイクロプロセッサ１３が制御動作を行うためのプロ
グラムや制御情報を格納するメモリである。
細ブロック図である。第４図において、１０はホスト計
算機側インターフェイス制御部１０−１〜１０−ｎ、１
１はプロセッサモジュール側インターフェイス制御部１
１−１〜１１−ｎである。１２〜１４は通信経路制御部
を構成する部分で、１２は任意の組合せのインターフェ
イス制御部間の通信路を接続する通信路スイッチング部
、１３は各インターフェイス制御部１０．１１の動作状
態を管理したり、入出力要求のキューイング、起動アド
レスに対応する相手側インターフェイス制御部の論理デ
バイスの判別等の処理を行うマスクロプロセッサ、１４
はマイクロプロセッサ１３が制御動作を行うためのプロ
グラムや制御情報を格納するメモリである。
第５図は各インターフェイス制御部間で通信を行うため
に、インターフェイス制御部内にサービスプロセッサ６
により設定される論理パスアドレスメモリの内容をイン
ターフェイス制御部１０−１を例に示した図である。
に、インターフェイス制御部内にサービスプロセッサ６
により設定される論理パスアドレスメモリの内容をイン
ターフェイス制御部１０−１を例に示した図である。
第６図はホスト計算機側インターフェイス制御部１０の
詳細ブロック図である。第６図において、２０はＣＰＵ
からの起動シーケンスに対し、起動アドレスが自分のデ
バイスアドレス範囲に含まれるものかどうかアドレスを
チエツクしたり、起動コマンドを保持しておきマイクロ
プロセッサ１３に起動受付を報告する起動制御部、２１
はＣＰＵから送られてきた起動アドレスと論理パスアド
レスメモリ２２の全てのアドレスとのコンベア動作を行
うアドレス比較回路、２２は第５図に示す論理パスアド
レスが格納される論理パスアドレスメモリ、２３は起動
コマンドを保持しておくコマンドレジスタ、２４はＣＰ
Ｕからの起動アドレスを保持しておくアドレスレジスタ
、２５はマイクロプロセッサ１３から指示され、ＣＰＵ
にステータスレジスタ２６にセットされたステータスを
転送するステータス転送制御部、２７はマイクロプロセ
ッサ１３から指示され、ＣＰＵと通信路スイッチング部
１２とのデータ転送を制御するデータ転送制御部である
。
詳細ブロック図である。第６図において、２０はＣＰＵ
からの起動シーケンスに対し、起動アドレスが自分のデ
バイスアドレス範囲に含まれるものかどうかアドレスを
チエツクしたり、起動コマンドを保持しておきマイクロ
プロセッサ１３に起動受付を報告する起動制御部、２１
はＣＰＵから送られてきた起動アドレスと論理パスアド
レスメモリ２２の全てのアドレスとのコンベア動作を行
うアドレス比較回路、２２は第５図に示す論理パスアド
レスが格納される論理パスアドレスメモリ、２３は起動
コマンドを保持しておくコマンドレジスタ、２４はＣＰ
Ｕからの起動アドレスを保持しておくアドレスレジスタ
、２５はマイクロプロセッサ１３から指示され、ＣＰＵ
にステータスレジスタ２６にセットされたステータスを
転送するステータス転送制御部、２７はマイクロプロセ
ッサ１３から指示され、ＣＰＵと通信路スイッチング部
１２とのデータ転送を制御するデータ転送制御部である
。
第７図は通信路スイッチング部１２の詳細ブロック図で
ある。第７図において、３０は各インターフェイス制御
部とのインターフェイス制御と、マイクロプロセッサ１
３からの指示により他のインターフェイス制御部からの
データアウト線の切替を行うインターフェイス切替部、
３１は他のインターフェイス切替部からのデータアウト
線の選択を行うセレクタ、３２はマイクロプロセッサ１
３からどのインターフェイス切替部からのデータアラ１
へ線の選択を行うか指示する経路選択レジスタである。
ある。第７図において、３０は各インターフェイス制御
部とのインターフェイス制御と、マイクロプロセッサ１
３からの指示により他のインターフェイス制御部からの
データアウト線の切替を行うインターフェイス切替部、
３１は他のインターフェイス切替部からのデータアウト
線の選択を行うセレクタ、３２はマイクロプロセッサ１
３からどのインターフェイス切替部からのデータアラ１
へ線の選択を行うか指示する経路選択レジスタである。
第８図はメモリ１４上の各インターフェイス制御部の動
作状態を管理するステータステーブルのフォーマットで
あり、第９図は各インターフェイス制御部が動作中に当
該インターフェイス制御部に対し他のインターフェイス
制御部から入出力要求があった場合、キューインクして
おくメモリ１−４」二のキューイングテーブルのフォー
マットである。
作状態を管理するステータステーブルのフォーマットで
あり、第９図は各インターフェイス制御部が動作中に当
該インターフェイス制御部に対し他のインターフェイス
制御部から入出力要求があった場合、キューインクして
おくメモリ１−４」二のキューイングテーブルのフォー
マットである。
第１０図はマイクロプロセッサ３が行う処理のフローチ
ャー１〜、第１１図は従来方式のホストＣＰＵＩからＣ
Ｐ Ｕ ｎ間通信のシーケンス図、第１２図は本発明に
よる通信のシーケンス図である。
ャー１〜、第１１図は従来方式のホストＣＰＵＩからＣ
Ｐ Ｕ ｎ間通信のシーケンス図、第１２図は本発明に
よる通信のシーケンス図である。
次にＣＰＵＩからＣＰＵｎにメツセージを転送する場合
を例に、本発明によるチャネルアダプタ４の動作を説明
する。
を例に、本発明によるチャネルアダプタ４の動作を説明
する。
ＣＰＵＩはインターフェイス制御部１０−１内の論理パ
スアドレスメモリ２２に設定されている第５図に示す論
理パスアドレスのうち、インターフェイス制御部１０−
ｎに対応づけられたデバイスアドレス」７を用いて入出
力命令を発行する。
スアドレスメモリ２２に設定されている第５図に示す論
理パスアドレスのうち、インターフェイス制御部１０−
ｎに対応づけられたデバイスアドレス」７を用いて入出
力命令を発行する。
これにより、第６図に示すインターフェイス制御部内の
起動制御部２０にて、起動シーケンス制御が行われる。
起動制御部２０にて、起動シーケンス制御が行われる。
すなわち、ＣＰＵＩから送られてくる起動アドレスが論
理パスアドレスメモリ２２に設定されている論理パスア
ドレスに含まれているか、アドレス比較回路２１でチエ
ツクし、含まれていればシーケンスを続行し、起動アド
レスを７１（レスレジスタ２４に保持し、続いて送られ
てくるコマンドをコマンドレジスタ２３に保持する。
理パスアドレスメモリ２２に設定されている論理パスア
ドレスに含まれているか、アドレス比較回路２１でチエ
ツクし、含まれていればシーケンスを続行し、起動アド
レスを７１（レスレジスタ２４に保持し、続いて送られ
てくるコマンドをコマンドレジスタ２３に保持する。
こ＼で起動制御部２０はマイクロプロセッサ１３に、入
出力要求があった事を示す報告をマイクロプロセッサバ
ス１５の割込線を使用して行う。
出力要求があった事を示す報告をマイクロプロセッサバ
ス１５の割込線を使用して行う。
マイクロプロセッサ１３は、これに対し第１０図に示す
フローチャートに従って処理を実行する。
フローチャートに従って処理を実行する。
まず、割込み要因を調べ（ステップ４０）、入出力要求
であれば、どのインターフェイス制御部からのものか調
べる（ステップ４１）。次に、当該インターフェイス制
御部におけるアドレスレジスタ２４、コマンドレジスタ
２３の内容をマイクロプロセッサパス１５を通じて読み
込み（ステップ４２）、第８図に３３で示すメモリ１４
内のステータステーブルの相手先インターフェイス制御
部］２ １０−ｎの状態をチエツクしくステップ４４）、動作中
であれば、第９図に示すキューイングテーブル１０−ｎ
のキューポインタで示される位置に要求元アドレスとコ
マンドをキューイングしくステップ４７）、白側ステー
タスをコマンド待ち状態にする（ステップ４９）。又、
動作中でなければ、相手先インターフェイス制御部１０
−ｎの第６図に示すステータス制御部２５のステータス
レジスタ２６にデータ転送要求を示すステータスをセッ
トし、ＣＰ Ｕ ｎへのステータス転送を指示する（ス
テップ４５）。ＣＰ Ｕ ｎは本ステータスを受領する
と、データ転送開始を示す入出力命令をインターフェイ
ス制御部１０−ｎの論理パスアドレスメモリ内の（１０
−１）対応アドレスを用いて発行する。
であれば、どのインターフェイス制御部からのものか調
べる（ステップ４１）。次に、当該インターフェイス制
御部におけるアドレスレジスタ２４、コマンドレジスタ
２３の内容をマイクロプロセッサパス１５を通じて読み
込み（ステップ４２）、第８図に３３で示すメモリ１４
内のステータステーブルの相手先インターフェイス制御
部］２ １０−ｎの状態をチエツクしくステップ４４）、動作中
であれば、第９図に示すキューイングテーブル１０−ｎ
のキューポインタで示される位置に要求元アドレスとコ
マンドをキューイングしくステップ４７）、白側ステー
タスをコマンド待ち状態にする（ステップ４９）。又、
動作中でなければ、相手先インターフェイス制御部１０
−ｎの第６図に示すステータス制御部２５のステータス
レジスタ２６にデータ転送要求を示すステータスをセッ
トし、ＣＰ Ｕ ｎへのステータス転送を指示する（ス
テップ４５）。ＣＰ Ｕ ｎは本ステータスを受領する
と、データ転送開始を示す入出力命令をインターフェイ
ス制御部１０−ｎの論理パスアドレスメモリ内の（１０
−１）対応アドレスを用いて発行する。
インターフェイス制御部１０−ｎは、前述と同様にＣＰ
Ｕ ｎからの起動制御を行い、入出力要求があった事
を示す割込みをマイクロプロセッサ１３に起こす。マイ
クロプロセッサ１３は、第１０図に示すフローチャート
のステップ４０→４１→４２→４４の順で処理し、相手
先ステータス（１０−１）がコマンド待ちであるので、
データ転送を開始すべく、第７図に示す通信路スイッチ
ング部１２内のインターフェイス切替部３０− （１０
−１）の経路選択レジスタ３２に（１０−ｎ）データア
ウト線を選択する選択パターンをセットし、インターフ
ェイス切替部３Ｏ−（１０−ｎ）の経路選択レジスタ３
２に（１０−１）データアウト線を選択する選択パター
ンをセットし、互いの通信路のスイッチングを行い（ス
テップ４６）、第６図に示すインターフェイス制御部１
０−１及び１０−ｎのデータ転送制御部２７に対しデー
タ転送を起動する（ステップ４８）。
Ｕ ｎからの起動制御を行い、入出力要求があった事
を示す割込みをマイクロプロセッサ１３に起こす。マイ
クロプロセッサ１３は、第１０図に示すフローチャート
のステップ４０→４１→４２→４４の順で処理し、相手
先ステータス（１０−１）がコマンド待ちであるので、
データ転送を開始すべく、第７図に示す通信路スイッチ
ング部１２内のインターフェイス切替部３０− （１０
−１）の経路選択レジスタ３２に（１０−ｎ）データア
ウト線を選択する選択パターンをセットし、インターフ
ェイス切替部３Ｏ−（１０−ｎ）の経路選択レジスタ３
２に（１０−１）データアウト線を選択する選択パター
ンをセットし、互いの通信路のスイッチングを行い（ス
テップ４６）、第６図に示すインターフェイス制御部１
０−１及び１０−ｎのデータ転送制御部２７に対しデー
タ転送を起動する（ステップ４８）。
その後、データ転送制御部２７からのデータ転送終了を
示す割込みを契機に、マイクロプロセッサは第１０図に
示すステップ４０→４３の処理で、キューテーブルに入
っている待ち状態となっている入出力要求処理を順次実
行する。
示す割込みを契機に、マイクロプロセッサは第１０図に
示すステップ４０→４３の処理で、キューテーブルに入
っている待ち状態となっている入出力要求処理を順次実
行する。
以上のように、通信制御システムのチャネルアダプタ４
が起動アドレスを基に通信相手を判別し、通信路のルー
ティング制御や入出力要求の実行管理を行うので、通信
プロセッサのプログラム介入、例えば第１１図に示すＣ
ＰＵＩからの起動受付処理、データ転送起動処理（タイ
ムチャート５０）及びデータ転送終了割込み処理、通信
プロトコルに従ってメツセージ送出処理（タイムチャー
ト５１）が不要となり、同様に相手側通信プロセッサの
回線からのメツセージ受信処理、ＣＰ Ｕ ｎへのデー
タ転送起動処理（タイムチャート５２）も不要となるた
め、第１２図に示すように、ＣＰＵＩからＣＰ Ｕ ｎ
へのメツセージ転送に係わるオーバーヘッドがＣＡのマ
イクロプログラム処理（タイムチャート５４）のみとな
り、スループットが大巾に向上できる。加えて第２図、
第３図に示す専用回線や複数のチャネルアダプタが不要
となるので、低コストで高速コスト間通信が実現できる
。
が起動アドレスを基に通信相手を判別し、通信路のルー
ティング制御や入出力要求の実行管理を行うので、通信
プロセッサのプログラム介入、例えば第１１図に示すＣ
ＰＵＩからの起動受付処理、データ転送起動処理（タイ
ムチャート５０）及びデータ転送終了割込み処理、通信
プロトコルに従ってメツセージ送出処理（タイムチャー
ト５１）が不要となり、同様に相手側通信プロセッサの
回線からのメツセージ受信処理、ＣＰ Ｕ ｎへのデー
タ転送起動処理（タイムチャート５２）も不要となるた
め、第１２図に示すように、ＣＰＵＩからＣＰ Ｕ ｎ
へのメツセージ転送に係わるオーバーヘッドがＣＡのマ
イクロプログラム処理（タイムチャート５４）のみとな
り、スループットが大巾に向上できる。加えて第２図、
第３図に示す専用回線や複数のチャネルアダプタが不要
となるので、低コストで高速コスト間通信が実現できる
。
なお、上記実施例ではホスト計算機関通信の例を述べた
が、通信制御プロセッサ間通信も同じ動作となるので、
例えば複数の通信制御プロセッサ間でＯ８Ｉプロトコル
のレイヤ処理の機能分散を行う場合や、異なる通信制御
プロセッサ間に接続された端末間でホストＣＰＵを使用
しないで通信を行う場合、あるいはマスク通信制御プロ
セッサにコンソール、ディスク、プリンタを持たせ他の
プロセッサで前記資源を共有する場合、等の通信制御プ
ロセッサ間通信にも同様の効果を奏する。
が、通信制御プロセッサ間通信も同じ動作となるので、
例えば複数の通信制御プロセッサ間でＯ８Ｉプロトコル
のレイヤ処理の機能分散を行う場合や、異なる通信制御
プロセッサ間に接続された端末間でホストＣＰＵを使用
しないで通信を行う場合、あるいはマスク通信制御プロ
セッサにコンソール、ディスク、プリンタを持たせ他の
プロセッサで前記資源を共有する場合、等の通信制御プ
ロセッサ間通信にも同様の効果を奏する。
以上のように、本発明によれば、通信制御システムのチ
ャネルアダプタに複数のホスト計算機インターフェイス
制御部と複数の通信制御プロセッサインターフェイス制
御部、及び任意の組合せのインターフェイス制御部間で
通信が可能な通信経路制御部を備え、前記各インターフ
ェイス制御部に当該プロセッサから任意のプロセッサと
の通信が行えるよう複数の論理パスアドレスを持たせ、
通信経路制御部に各インターフェイス制御部の動作状態
と入出力動作待ちとなっている要求元アドレスとコマン
ドからなる入出力キューを設け、プロセッサからの起動
アドレスに対応した相手プロセッサとの通信路の接続や
入出力要求のキューイングをチャネルアダプタ自身で行
うので、通信制御プロセッサのプログラムの介入・サポ
ートが不要となり、チャネルアダプタの高速性（例えば
６ＭＢ／Ｓ転送）を最大限に生かすことができ、ホスト
計算機関通信、通信制御プロセッサ間通信のスループッ
トを向上することができる。又、通信制御プロセッサ間
に専用回線を設けたり、チャネルアダプタを通信するホ
スト計算機の数だけ持つ必要がなくなるので、ホスト計
算機関通信を低コストで実現できる効果がある。
ャネルアダプタに複数のホスト計算機インターフェイス
制御部と複数の通信制御プロセッサインターフェイス制
御部、及び任意の組合せのインターフェイス制御部間で
通信が可能な通信経路制御部を備え、前記各インターフ
ェイス制御部に当該プロセッサから任意のプロセッサと
の通信が行えるよう複数の論理パスアドレスを持たせ、
通信経路制御部に各インターフェイス制御部の動作状態
と入出力動作待ちとなっている要求元アドレスとコマン
ドからなる入出力キューを設け、プロセッサからの起動
アドレスに対応した相手プロセッサとの通信路の接続や
入出力要求のキューイングをチャネルアダプタ自身で行
うので、通信制御プロセッサのプログラムの介入・サポ
ートが不要となり、チャネルアダプタの高速性（例えば
６ＭＢ／Ｓ転送）を最大限に生かすことができ、ホスト
計算機関通信、通信制御プロセッサ間通信のスループッ
トを向上することができる。又、通信制御プロセッサ間
に専用回線を設けたり、チャネルアダプタを通信するホ
スト計算機の数だけ持つ必要がなくなるので、ホスト計
算機関通信を低コストで実現できる効果がある。
第１図は本発明の通信制御システムの構成図、第２図及
び第３図は従来のホスト間通信を行うシステムの構成図
、第４図は第１図の通信制御システムのチャネルアダプ
タの一実施例の構成を示すブロック図、第５図はチャネ
ルアダプタ内のインターフェイス制御部１０−１の論理
パスアドレスメモリのフォーマット図、第６図はインタ
ーフェイス制御部の詳細構成図、第７図はチャネルアダ
プタ内の通信路スイッチング部の詳細構成図、第８図及
び第９図はメモリ上のステータステーブル、キューイン
グテーブルのフォーマットを示す図、第１０図はマイク
ロプロセッサの処理の流れを示すフローチャート、第１
１図は従来方式のＬＡＮを用いたホスト間通信のシーケ
ンス図、第１２図は本発明による方式のホスｌ−間通信
のシーケンス図である。 １・・・中央処理装置、 ２・・・チャネル、３・・
・通信制御システム、 ４・・・チャネルアダプタ、 ５・・・通信制御プロセッサモジュール、７・・・ＬＡ
Ｎ （通信網）、 １０．１１・・・インターフェイス制御部、１２・・通
信路スイッチング部、 １３・・マイクロプロセッサ。
び第３図は従来のホスト間通信を行うシステムの構成図
、第４図は第１図の通信制御システムのチャネルアダプ
タの一実施例の構成を示すブロック図、第５図はチャネ
ルアダプタ内のインターフェイス制御部１０−１の論理
パスアドレスメモリのフォーマット図、第６図はインタ
ーフェイス制御部の詳細構成図、第７図はチャネルアダ
プタ内の通信路スイッチング部の詳細構成図、第８図及
び第９図はメモリ上のステータステーブル、キューイン
グテーブルのフォーマットを示す図、第１０図はマイク
ロプロセッサの処理の流れを示すフローチャート、第１
１図は従来方式のＬＡＮを用いたホスト間通信のシーケ
ンス図、第１２図は本発明による方式のホスｌ−間通信
のシーケンス図である。 １・・・中央処理装置、 ２・・・チャネル、３・・
・通信制御システム、 ４・・・チャネルアダプタ、 ５・・・通信制御プロセッサモジュール、７・・・ＬＡ
Ｎ （通信網）、 １０．１１・・・インターフェイス制御部、１２・・通
信路スイッチング部、 １３・・マイクロプロセッサ。
Claims (2)
- （１）複数の通信制御プロセッサと、これらを複数のホ
スト計算機に接続するためのチャネルアダプタを備えた
通信制御プロセッサシステムにおいて、 チャネルアダプタに、各通信制御プロセッサインターフ
ェイス制御部とホスト計算機インターフェイス制御部、
及び任意の組合わのインターフェイス制御部間の接続制
御を行う通信経路制御部を備え、 各インターフェイス制御部に、当該プロセッサから任意
のプロセッサとの通信を行えるよう他のインターフェイ
ス制御部対応に複数の論理パスアドレスを持たせ、かつ
、プロセッサからの起動時、起動アドレスが論理パスア
ドレスに含まれるか判定し、含まれていたら通信経路制
御部に連絡する手段を設け、 通信経路制御部は前記インターフェイス制御部からの連
絡を受け、通信を要求する相手側インターフェイス制御
部との通信経路を接続し、プロセッサ間通信を行うよう
にしたことを特徴とする通信制御システム。 - （２）通信経路制御部に、各インターフェイス制御部対
応に動作状態及び入出力動作を要求している要求元アド
レス、コマンド情報からなる入出力キューを設け、相手
インターフェイス制御部が他のプロセッサと通信中でビ
ジーであったり、同時に複数のプロセッサからの入出力
要求があった場合、入出力要求を全て受付けて、入出力
動作を行うもの以外をキューイングしておき、該インタ
ーフェイス制御部が動作可能となった時、以前キューイ
ングしておいた入出力要求を実行するようにしたことを
特徴とする請求項（１）記載の通信制御システム。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237163A JPH0283757A (ja) | 1988-09-21 | 1988-09-21 | 通信制御システム |
| DE19893931514 DE3931514C2 (de) | 1988-09-21 | 1989-09-21 | Kanaladapter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63237163A JPH0283757A (ja) | 1988-09-21 | 1988-09-21 | 通信制御システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0283757A true JPH0283757A (ja) | 1990-03-23 |
| JPH0544052B2 JPH0544052B2 (ja) | 1993-07-05 |
Family
ID=17011319
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63237163A Granted JPH0283757A (ja) | 1988-09-21 | 1988-09-21 | 通信制御システム |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0283757A (ja) |
| DE (1) | DE3931514C2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6792482B2 (en) | 1999-06-24 | 2004-09-14 | Fujitsu Limited | Device controller and input/output system |
| JP2009512260A (ja) * | 2005-10-06 | 2009-03-19 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 加入者装置、通信システムの通信コントローラ、および通信システムの加入者装置内でゲートウェイ機能を実現する方法 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5440752A (en) | 1991-07-08 | 1995-08-08 | Seiko Epson Corporation | Microprocessor architecture with a switch network for data transfer between cache, memory port, and IOU |
| US7500023B2 (en) | 2006-10-10 | 2009-03-03 | International Business Machines Corporation | Facilitating input/output processing by using transport control words to reduce input/output communications |
| US7502873B2 (en) | 2006-10-10 | 2009-03-10 | International Business Machines Corporation | Facilitating access to status and measurement data associated with input/output processing |
| US9052837B2 (en) | 2008-02-14 | 2015-06-09 | International Business Machines Corporation | Processing communication data in a ships passing condition |
| US8166206B2 (en) | 2008-02-14 | 2012-04-24 | International Business Machines Corporation | Cancel instruction and command for determining the state of an I/O operation |
| US8001298B2 (en) | 2008-02-14 | 2011-08-16 | International Business Machines Corporation | Providing extended measurement data in an I/O processing system |
| US8108570B2 (en) | 2008-02-14 | 2012-01-31 | International Business Machines Corporation | Determining the state of an I/O operation |
| US7840717B2 (en) | 2008-02-14 | 2010-11-23 | International Business Machines Corporation | Processing a variable length device command word at a control unit in an I/O processing system |
| US8478915B2 (en) | 2008-02-14 | 2013-07-02 | International Business Machines Corporation | Determining extended capability of a channel path |
| US8196149B2 (en) | 2008-02-14 | 2012-06-05 | International Business Machines Corporation | Processing of data to determine compatability in an input/output processing system |
| US8214562B2 (en) | 2008-02-14 | 2012-07-03 | International Business Machines Corporation | Processing of data to perform system changes in an input/output processing system |
| US8117347B2 (en) | 2008-02-14 | 2012-02-14 | International Business Machines Corporation | Providing indirect data addressing for a control block at a channel subsystem of an I/O processing system |
| US7899944B2 (en) | 2008-02-14 | 2011-03-01 | International Business Machines Corporation | Open exchange limiting in an I/O processing system |
| US7908403B2 (en) | 2008-02-14 | 2011-03-15 | International Business Machines Corporation | Reserved device access contention reduction |
| US7904605B2 (en) | 2008-02-14 | 2011-03-08 | International Business Machines Corporation | Computer command and response for determining the state of an I/O operation |
| US7840718B2 (en) | 2008-02-14 | 2010-11-23 | International Business Machines Corporation | Processing of data to suspend operations in an input/output processing log-out system |
| US8312189B2 (en) | 2008-02-14 | 2012-11-13 | International Business Machines Corporation | Processing of data to monitor input/output operations |
| US8082481B2 (en) | 2008-02-14 | 2011-12-20 | International Business Machines Corporation | Multiple CRC insertion in an output data stream |
| US8095847B2 (en) | 2008-02-14 | 2012-01-10 | International Business Machines Corporation | Exception condition handling at a channel subsystem in an I/O processing system |
| US8176222B2 (en) | 2008-02-14 | 2012-05-08 | International Business Machines Corporation | Early termination of an I/O operation in an I/O processing system |
| US7917813B2 (en) | 2008-02-14 | 2011-03-29 | International Business Machines Corporation | Exception condition determination at a control unit in an I/O processing system |
| US7937507B2 (en) | 2008-02-14 | 2011-05-03 | International Business Machines Corporation | Extended measurement word determination at a channel subsystem of an I/O processing system |
| US7890668B2 (en) | 2008-02-14 | 2011-02-15 | International Business Machines Corporation | Providing indirect data addressing in an input/output processing system where the indirect data address list is non-contiguous |
| US7941570B2 (en) | 2008-02-14 | 2011-05-10 | International Business Machines Corporation | Bi-directional data transfer within a single I/O operation |
| US8055807B2 (en) | 2008-07-31 | 2011-11-08 | International Business Machines Corporation | Transport control channel program chain linking including determining sequence order |
| US7904606B2 (en) | 2008-07-31 | 2011-03-08 | International Business Machines Corporation | Transport control channel program chain linked branching |
| US7937504B2 (en) | 2008-07-31 | 2011-05-03 | International Business Machines Corporation | Transport control channel program message pairing |
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| US8364854B2 (en) | 2011-06-01 | 2013-01-29 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8583988B2 (en) | 2011-06-01 | 2013-11-12 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US9021155B2 (en) | 2011-06-01 | 2015-04-28 | International Business Machines Corporation | Fibre channel input/output data routing including discarding of data transfer requests in response to error detection |
| US8364853B2 (en) | 2011-06-01 | 2013-01-29 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8677027B2 (en) | 2011-06-01 | 2014-03-18 | International Business Machines Corporation | Fibre channel input/output data routing system and method |
| US8549185B2 (en) | 2011-06-30 | 2013-10-01 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8312176B1 (en) | 2011-06-30 | 2012-11-13 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8346978B1 (en) | 2011-06-30 | 2013-01-01 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8473641B2 (en) | 2011-06-30 | 2013-06-25 | International Business Machines Corporation | Facilitating transport mode input/output operations between a channel subsystem and input/output devices |
| US8918542B2 (en) | 2013-03-15 | 2014-12-23 | International Business Machines Corporation | Facilitating transport mode data transfer between a channel subsystem and input/output devices |
| US8990439B2 (en) | 2013-05-29 | 2015-03-24 | International Business Machines Corporation | Transport mode data transfer between a channel subsystem and input/output devices |
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| IL79842A (en) * | 1985-12-17 | 1990-02-09 | Gen Electric | Data switching for combined bus and star data network |
| DD247764A1 (de) * | 1986-03-26 | 1987-07-15 | Elektroprojekt Anlagenbau Veb | Verfahren zum informationsaustausch in einem dezentralen mehrrechnerkomplex |
-
1988
- 1988-09-21 JP JP63237163A patent/JPH0283757A/ja active Granted
-
1989
- 1989-09-21 DE DE19893931514 patent/DE3931514C2/de not_active Expired - Fee Related
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| US6792482B2 (en) | 1999-06-24 | 2004-09-14 | Fujitsu Limited | Device controller and input/output system |
| US7409472B2 (en) | 1999-06-24 | 2008-08-05 | Fujitsu Limited | Device controller and input/output system |
| JP2009512260A (ja) * | 2005-10-06 | 2009-03-19 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | 加入者装置、通信システムの通信コントローラ、および通信システムの加入者装置内でゲートウェイ機能を実現する方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3931514C2 (de) | 1996-01-25 |
| DE3931514A1 (de) | 1990-03-22 |
| JPH0544052B2 (ja) | 1993-07-05 |
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