JPH04318654A

JPH04318654A - マイクロプロセッサへの割り込みのリダイレクションシステム

Info

Publication number: JPH04318654A
Application number: JP4026575A
Authority: JP
Inventors: Greg Woods; グレッグ・ウッズ; Basset Carroll; キャロル・バセット; Robert Campbell; ロバート・キャンベル
Original assignee: Hewlett Packard Co
Current assignee: HP Inc
Priority date: 1991-02-13
Filing date: 1992-02-13
Publication date: 1992-11-10
Also published as: US5428799A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、コンピュータシステム
に関するものであり、より詳細には多重バス上の多重プ
ロセッサに指示される割り込みの効率の良い制御及び伝
達を提供するためのコンピュータ・アーキテクチャに関
する。

【０００２】

【従来の技術及び発明が解決しようとする課題】パーソ
ナルコンピュータ（以下、ＰＣと称す）産業が急速に発
展した結果として、ミニコンピュータ又はメインフレー
ムコンピュータで伝統的に処理されていた高性能用途に
ハイエンドＰＣが移行してきた。これらの高性能用途で
は、多数の周辺装置と高速度で対話する必要がある他、
莫大な量のデータを操作してユーザにより認識されるも
のとしてリアルタイム動作を行う必要がある。

【０００３】その結果として、多重プロセッサをＰＣの
アーキテクチャ内に実施して、並列実行可能なタスクや
責務（ｒｅｓｐｏｎｓｉｂｉｌｉｔｉｅｓ）を割り当て
ることにより、速度を最大化している。換言すれば、多
重プロセッサ（以下、ＭＰと称す）システムの独立した
プロセッサが、トランザクションを同時に処理するよう
設定された多重ライン命令を介し、同時に命令を実行す
る。

【０００４】より多数のプロセッサがＭＰシステムに付
加されるにつれて、割り込みの伝達及び制御は一層複雑
になり、ＭＰシステムには耐え難い負担となる。割り込
みは、中央処理装置（ＣＰＵ）に、コンピュータシステ
ム内の必要な特定のルーチンを自動的に且つ即座に実行
させる信号である。

【０００５】割り込みを受信すると、ＣＰＵは割り込み
シーケンスに従う。割り込みシーケンスの間、ＣＰＵは
先ず現在実行中の命令を完了させる。次に、ＣＰＵは、
主記憶装置内部のスタック、あるいはＣＰＵ又はその他
の場所にある特殊目的のレジスタに入っている次の命令
に転じるために必要な全てのレジスタ値（例えば、命令
ポインタ（ＩＰ）、命令セグメント（ＣＳ）、プロセッ
サ状態語（ＰＳＷ）、その他）を退避させる。次いで割
り込みルーチンが始まる。割り込みが実行された後、Ｃ
ＰＵは、レジスタ値をスタック又は特殊目的のレジスタ
からＣＰＵに入れ戻す割り込みルーチンの最後に、命令
により当初実行していたプログラムに戻る。

【０００６】ＭＰシステムでは、割り込みは幾つかの異
なる場所からしばしば発生するものであり、したがって
特別な名称が与えられている。割り込みのあるものは「
内部」割り込みである。内部割り込みは、ＣＰＵの状態
、又は命令によって開始される。例えば、典型的な内部
割り込みは、０による除算で生じるものである。

【０００７】他の割り込みは「外部」割り込みである。外部割り込みは、コンピュータシステム内のどこかから
ＣＰＵに送られる信号により生じる。外部割り込みの一
例として、ＣＰＵにより使用されるべき入出力（以下、
Ｉ／Ｏと称す）装置の必要性により生じるものがある。

【０００８】更に、外部割り込みは、複雑な割り込みネ
ットワークを備えたＭＰシステムにおいて、二つの形式
、即ち（１）「局所」割り込み、（２）　「大域」割り
込み、という形式に分類されることが時々ある。局所割
り込みは、行先ＣＰＵに関して局所的に発生する割り込
みであり、即ち換言すれば、同じサブシステム内で発生
した割り込みである。局所割り込みの一例として、数学
的双対プロセッサからの割り込みがある。これに対し、
大域割り込みは、行先ＣＰＵ以外のサブシステムで発生
する。大域割り込みの例として、ユーザキーボード、シ
ステムタイマ、ディスクドライブコントローラ、ビデオ
コントローラ、直列又は並列ポート等から発生するもの
がある。

【０００９】割り込みの効率的な伝達及び制御は、高性
能ＭＰシステムにとって重要である。特に、大域割り込
みは、プロセッサが幾つかの異なるバスに渡って広がっ
ているＭＰシステムの全てのプロセッサの間で容易に管
理されなければならない。

【００１０】従来技術では、大域割り込みは普通は「シ
ステム」割り込みコントローラにより制御される。この
コントローラは、単一ユニット又は協同動作する複数ユ
ニットという形態を取ることができる。独立して又は組
み合わせて動作することができる典型的なシステム割り
込みコントローラは、例えば、「ＩＮＴＥＬ」８２５９
　プログラム可能割り込みコントローラ（ＰＩＣ）であ
る。この「ＩＮＴＥＬ」８２５９　プログラム可能割り
込みコントローラは市場入手可能であり、アメリカ合衆
国カリフォルニア州のインテル・コーポレーションによ
り製造されている。

【００１１】通常の割り込みプロトコルでは、システム
割り込みコントローラは全ての割り込みを任意の「省略
時」ＣＰＵに伝える。省略時ＣＰＵは、識別可能なデー
タセグメント（命令を含む）を共用主記憶装置に入れて
、割り込み、行先ＣＰＵ、及び行先ＣＰＵにより実行さ
れるべき割り込みルーチンを指定する。ＭＰシステムの
他のプロセッサは、データセグメントの待ち行列又は識
別子を監視するように、共用主記憶装置に絶えずアクセ
スする。次いで行先ＣＰＵが割り込みを認識し、指定さ
れた割り込みルーチンに従って処理を行う。

【００１２】しかし、前述の従来の大域割り込管理の手
法は、多重バスを有する高性能ＭＰシステムにおいては
問題がある。省略時ＣＰＵが、主記憶装置に対して割り
込みの伝達（ｃｈａｎｎｅｌｌｉｎｇ）に関するコード
を実行するため、それ自身のプログラムの実行を一時的
に停止しなければならない、ということがしばしばある
。

【００１３】更に、全てのＣＰＵと共用主記憶装置との
間のバスに過大な通信量が存在する。ＣＰＵと主記憶装
置との間で行われなければならない莫大なトランザクシ
ョンのため、全体としてのＭＰシステムの速度は最適と
まではいかない。更に、その性能が低下した結果として
、ＭＰシステムに接続可能なプロセッサの数が更に限ら
れてしまう。

【００１４】従来知られている他の方法は「割り込みせ
んさく（ｓｎｏｏｐｉｎｇ）」と呼ばれている。割り込
みせんさくは、ＣＰＵが伝統的な拡張工業標準アーキテ
クチャ（ＥＩＳＡ）バス又は従来のマイクロチャネル（
ＭＣＡ）バスのような専用バスを有するＩ／Ｏカード上
にＣＰＵが設置されているＭＰシステムのために提案さ
れたものである。Ｉ／Ｏカードは、例えばコンピュータ
システムの高速システムバスに差し込まれ、これにより
多重バスシステムが形成される。

【００１５】割り込みせんさくは、割り込みの生成及び
その伝達を行う為に、省略時ＣＰＵという概念、又は中
央ロケーションという概念を全く用いていない。割り込
みは、各Ｉ／Ｏカードで生成され、受信される。

【００１６】割り込みせんさく処理を実行するには、各
Ｉ／Ｏカードのバスマスタにインテル８２５９割り込み
コントローラ又はその等価回路を設ける。その割り込み
コントローラからの割り込みは、割り込みを受信させる
意図のないコンピュータシステムの構成要素からマスク
される。全てのバスマスタは、各々に対応する割り込み
についてシステムバスを監視し、次いでそのそれぞれの
Ｉ／Ｏカード上にある局所ＣＰＵに割り込みを指示する
。実質的に、大域割り込みについての全責務は、コンピ
ュータシステムからＩ／Ｏカードに転送される。

【００１７】しかし、前述の割り込み管理機構は、多重
バスを備えた高性能ＭＰシステムにとっては理想的でな
い。この機構では、割り込みがバス基準によりバス上で
管理されること、及び、各バスが少なくとも１つの割り
込み送受信機構を有することが必要である。更に詳しく
述べれば、Ｉ／Ｏカードが接続されているシステムバス
にＣＰＵが付加される場合に、その付加されたＣＰＵは
、Ｉ／Ｏカード上のＣＰＵに割り込みを送受信するため
に、ハードウェア又はソフトウェアのいずれかにおいて
割り込み論理の複製を行わなければならない。更に、例
えば、割り込み回路を付加しないと、システムタイマ及
び／又はユーザキーボードからの標準割り込みをシステ
ムバスにインターフェイスすることができない。

【００１８】

【課題を解決するための手段】本発明は、共用記憶装置
を有し、且つアーキテクチャ的に分離された多重バスを
備えることができる多重プロセッサ（ＭＰ）システムに
おいて大域割り込みを高性能に管理するシステム及び方
法である。

【００１９】本発明は、システム割り込みコントローラ
からの大域割り込みを受信するリダイレクタの実施を構
想するものである。このリダイレクタは、省略時プロセ
ッサにおけるソフトウェアという形態、又はプログラム
可能論理アレイのように、ハードウェアの別個の構成要
素という形態のいずれでもよい。

【００２０】大域割り込みの受信後、リダイレクタは、
ＭＰシステム内の個々のプロセッサに大域割り込みを直
接知らせる。個々のプロセッサの幾つかは、恐らくは入
出力（Ｉ／Ｏ）カード上の、遠隔の、アーキテクチャ的
に分離されているバス上に存在することができる。

【００２１】更に、本発明は、割り込みせんさくの概念
を用いて協同動作するように実施可能であるということ
を構想するものである。割り込みせんさくは、従来、幾
つかの市販のＩ／Ｏカードのために企図されている。

【００２２】本発明は、上記のような従来の欠点を克服
し、更に下記の別の特徴及び長所を提供する。

【００２３】第１に、本発明は、ＭＰシステムのプロセ
ッサにより主記憶装置に不必要に繰り返される問い合わ
せを排除することにより、コンピュータシステムのバス
上の通信量を減少させる。その結果として、ＭＰシステ
ムの全体としての速度が向上し、ＭＰシステムに接続可
能なプロセッサの数が増大する。

【００２４】第２に、本発明は、ＭＰシステムの様々な
バスのプロトコル及び／又はコンパチブルモデルを再規
定せずに実施することができる。

【００２５】第３に、本発明は、ソフトウェアとハード
ウェアとのいずれでも実施することができるという柔軟
性を有するものである。

【００２６】第４に、本発明は、多様なプロセッサ構成
を考慮している。換言すれば、本発明は、同種又は非同
種のＭＰＵを用いて実施可能である。例えば、「ＩＮＴ
ＥＬ」ファミリーのＭＰＵ（アメリカ合衆国のインテル
・コーポレーション製）を「ＭＯＴＯＲＯＬＡ」ファミ
リーのＭＰＵ（アメリカ合衆国のモトローラ・インコー
ポレーテッド製）と混種させることができる。

【００２７】本発明の他の特徴及び長所は、以下の図面
及び詳細な説明を検討することにより当業者に明らかと
なるであろう。更なる特徴及び長所を全てここに織り込
むことを意図している。

【００２８】特許請求の範囲に記載されたものとしての
本発明もまた、本書及び図面を参照することによって、
より良く理解されよう。

【００２９】

【実施例】図１は、ｎ個の中央処理装置（ＣＰＵ）　１
１０〜１１６　をそれぞれ有するｎ個のマイクロプロセ
シングユニット（ＭＰＵ）　１０２〜１０８　を備えて
いる従来のパーソナルコンピュータ（ＰＣ）アーキテク
チャを示す。ＭＰＵ１０２　〜１０８　は主記憶装置１
１８を共用する。

【００３０】ＭＰＵ１０２〜１０８　はアーキテクチャ
的に分離された幾つかのバス上に存在する。ＭＰＵ１０
２及びＭＰＵ１０８は　主記憶装置１１８　と共にシス
テムバス１２０上に存在するが、ＭＰＵ　１０４はバス
１２２　上に存在し、ＭＰＵ　１０６はバス１２４上に
存在する。バスインターフェイスは簡素化のため図示し
ていない。ｎ個のＭＰＵ　１０２〜１０８のいずれもシ
ステムバス１２０　に差し込まれる従来の入出力（Ｉ／
Ｏ）カード上に存在することができる。図示するように
、ＭＰＵ１０４，１０６　の他、そのそれぞれのバス１
２２，１２４　もＩ／Ｏカード１２６，１２８　上に存
在することが出来る。

【００３１】図１のＭＰシステムにおいて、システム割
り込みコントローラ１３０　はＭＰシステム内の大域割
り込みに備えている。このシステム割り込みコントロー
ラ１３０　はシステムバス１２０　に直接接続されてい
る。

【００３２】図２は、図１のアーキテクチャを用いた一
般の割り込みプロトコルを示すものである。システム割
り込みコントローラは、任意の「省略時」ＣＰＵに全て
の割り込みを送信する。図示するように、ＭＰＵ　１０
２のＣＰＵ　１１０が省略時ＣＰＵとして任意に選択さ
れている。

【００３３】省略時ＣＰＵ　１１０は、矢印　２０２で
示すように、システム割り込みコントローラ１３０　か
らの大域割り込みを受信する。ＣＰＵ　１１０により割
り込みが受信された場合、これに続いてＣＰＵ　１１０
からシステム割り込みコントローラ１３０　に肯定応答
（ＡＣＫ）信号が送信される。

【００３４】矢印　２０４で示すように、省略時ＣＰＵ
　１１０は、システム割り込みコントローラ１３０　か
らの大域割り込み信号を受信した後、識別可能なデータ
セグメントを共用主記憶装置１１８　に入れる。この共
用主記憶装置１１８　に格納されているデータには、割
り込みと、目的とする行先ＣＰＵ（図２の例では、ＣＰ
Ｕ１１２，１１４　，又は１１６）と、目的とする行先
ＣＰＵにより実行されるべき割り込みルーチンとを指定
する命令が含まれている。

【００３５】各ＭＰＵ　１０４〜１０８　上のＭＰシス
テムにおける他のＣＰＵ１１２　〜１１６　は、データ
セグメントの待行列又は識別子を監視するように、対応
する矢印　２０６，２０８，２１０で示されるように共
用主記憶装置１１８　に絶えずアクセスする。

【００３６】最終的に、行先ＣＰＵ（１１２　，１１４
，、又は１１６）は、共用主記憶装置１１８　をサンプ
リングした後に割り込みを認識する。次いでデータが共
用主記憶装置１１８　から読み出され、行先ＣＰＵが、
指定された割り込みルーチンに従って動作する。

【００３７】しかし、前述の従来の大域割り込み管理方
法には問題がある。省略時ＣＰＵ１１０　は、共用主記
憶装置１１８　への割り込みの伝達に関するコードを実
行するため、常にそれ自身のプログラムの実行を一時的
に停止しなければならない。

【００３８】更に、全ＣＰＵ１１０　〜１１６　と共用
主記憶装置１１８　との間のバスに過大な通信量が存在
する。図１において、バス１２２，１２４　の他に、シ
ステムバス１２０　も、割り込みプロトコルによる過大
な通信量を特徴とするものである。

【００３９】図２に矢印　２０４〜２１０　で示したよ
うに、ＣＰＵ１１０　〜１１６と共用主記憶装置１１８
との間で行われなければならない莫大なトランザクショ
ンのため、ＭＰＵシステム全体としての速度は最適とま
ではいかない。更に、性能低下の結果として、ＭＰシス
テムに接続可能なＭＰＵの数が一層限られてしまう。

【００４０】図３は、「割り込みせんさく」の概念、及
び割り込みせんさくを省略時ＣＰＵ方法と組み合わせて
用いた管理機構を示している。

【００４１】割り込みせんさくは、従来の拡張工業標準
（ＥＩＳＡ）バス又は従来のマイクロチャネル（ＭＣＡ
）バスのような、専用の、アーキテクチャ的に分離され
たバスを有するＩ／Ｏカード上にＣＰＵが設置されてい
るＭＰシステムのために提案されてきた。図１及び図３
に示すように、ＭＰＵ１０４，１０６　は別々のそれぞ
れのＩ／Ｏカード１２６，１２８　上に存在し、これら
のカードはシステムバス１２０　に差し込まれる。

【００４２】割り込みせんさくに従って、割り込みは、
矢印３０２　で示すように、異なるＩ／Ｏカードに載っ
ているＭＰＵ１０４，１０６　との間で直接伝達が行わ
れる。構成上の見地から言うと、この矢印３０２　で示
す伝達は、図１のバス１２０，１２２，１２４　を介し
て行われる。実行中の対話のみがこの形式である場合に
、純粋な割り込みせんさくが生じることになる。

【００４３】しかし、１つ以上の他のＣＰＵ１０２，１
０８　が直接システムバス１２０　に接続される図１の
ＭＰシステムでは、省略時ＣＰＵの概念、又は何か他の
手法を実施して、これらのＣＰＵへ割り込みを指示しな
ければならない。よって、本ＭＰシステムは、省略時Ｃ
ＰＵの概念及び割り込みせんさくの概念の双方を含む割
り込み管理の混種形態を組み込んでいる。

【００４４】特に、割り込みせんさくは、全てのＩ／Ｏ
カードの間で、例えば、Ｉ／Ｏカード１２６　とＩ／Ｏ
カード１２８　との間で生じる。これと同時に、ＣＰＵ
１１０　が省略時ＣＰＵとして動作する。このＣＰＵ１
１０　は、システムバス１２０　上の全てのＣＰＵ、即
ちＣＰＵ１１６　に割り込みを導く。更に、Ｉ／Ｏカー
ド１２６，１２８　のバスマスタ（図示せず）は、仮想
線３０４　で示すように、システム割り込みコントロー
ラ１３０からの割り込みに聞き耳を立てる。

【００４５】二つ以上のＣＰＵがＩ／Ｏカードの各々に
存在することができることに注目すべきである。更に、
システム割り込みコントローラ１３０　からの割り込み
は全て、Ｉ／Ｏ上の特定のＣＰＵにではなく、特定のＩ
／Ｏカードに指示される。

【００４６】しかし、前述の混種形態の割り込み管理機
構は、幾つかの理由のため、多重バスを有する高性能Ｍ
Ｐアーキテクチャには望ましくない。その１つの理由は
、ＭＰシステムに冗長な割り込みマネージャが不必要に
存在することである。実際に、各Ｉ／Ｏカード１２６，
１２８　は、割り込みマネージャである他、システム割
り込みコントローラ１３０　でもある。

【００４７】更に、多くの不必要な通信量がバス上に、
特にシステムバス１２０　上に依然として存在する。そ
の結果として、速度が落ち、ＭＰシステムに接続可能な
プロセッサの数が制限されてしまう。

【００４８】図４は本発明の好適な実施例を示す。リダ
イレクタ４０２　は、Ｉ／Ｏカード、例えば、Ｉ／Ｏカ
ード１２６　又はＩ／Ｏカード１２８　上の個々のＣＰ
Ｕを含む、あらゆるバス上の個々のＣＰＵに、システム
割り込みコントローラ１３０　からの割り込みを指示す
るように実施されている。

【００４９】図示するように、リダイレクタ４０２　は
、バス４０４を介してシステム割り込みコントローラ１
３０　と交信する。更に、リダイレクタ４０２　は、ｎ
個の個々のＭＰＵ１０２　〜１０８　と交信する。

【００５０】リダイレクタ４０２　は、ソフトウェア優
勢、ハードウェア優勢、又はソフトウェアとハードウェ
アとの組み合わせにより最適に実施することができる。ソフトウェア優勢を実施した場合、リダイレクタ４０２
　の機能性は、「省略時ＣＰＵ」の類ではあるが、後に
図５で説明するように異なる機能を備えている、任意の
ＣＰＵにより実行されるプログラムコードによって実施
される。

【００５１】ハードウェア優勢を実施した場合、リダイ
レクタ４０２　の機能性は、物理的論理回路で達成され
る。この論理回路は、用途特定集積回路（ＡＳＩＣ）　のよ
うな外部マイクロチップ上で、又は他の個別回路装置上
で実施可能である。更に、システム割り込みコントロー
ラ１３０　及びリダイレクタ４０２　は、ＡＳＩＣのよ
うな同一の回路装置上に組込むことができる。好適な実
施例では、ハードウェア論理を実施するためにプログラ
ム可能論理アレイ（ＰＡＬ）を用いている。

【００５２】更に、従来周知である通り、必要な論理の
実質的部分をソフトウェアとハードウェアとの双方で実
施することができ、即ちそれらを組み合わせたものを実
施することが出来る。

【００５３】図５及び図６を参照して、ソフトウェア又
はハードウェアによるシステム割り込みリダイレクショ
ン方法を以下に説明する。図５はソフトウェア（Ｓ／Ｗ
）割り込みリダイレクションに関するものであり、これ
に対し、図６はハードウェア（Ｈ／Ｗ）割り込みリダイ
レクションに関するものである。

【００５４】（１）　フローチャートのブロック５１４
，５２４　において、（ａ）リダイレクタ４０２　と（
ｂ）リダイレクタ４０２の機能に対応するコードを有す
る省略時ＣＰＵとの何れかが、システム割り込みコント
ローラ１３０　からの大域システム割り込みを受信する
。

【００５５】（２）　フローチャートのブロック５１６
，５２６　において、（ａ）リダイレクタ４０２　と（
ｂ）省略時ＣＰＵとの何れかが、又は（ｂ）　省略時Ｃ
ＰＵが、ルックアップテーブルを使用して、行先ＣＰＵ
及びその関連するＩ／Ｏアドレス、対応する割り込みベ
クトル、及び割り込みの優先順位を見つける。

【００５６】（３）　フローチャートのブロック５１８
，５２８　において、（ａ）リダイレクタ４０２　と（
ｂ）省略時ＣＰＵとの何れかが、次いでルックアップテ
ーブルの内容を行先ＣＰＵに書込む。

【００５７】本発明では、リダイレクタ４０２　又は省
略時ＣＰＵが、割り込みを送信する前に、セマフォー式
システムの場合のように、行先ＣＰＵを制御したり「所
有」したりする必要がない、ということに注目する価値
がある。セマフォー方式では、ＣＰＵが割り込みを受信
する態勢が整っているか否か又は受信することができる
か否かを指示する。セマフォー方式では、ＣＰＵが多重
割り込み命令で一度に圧倒されることがないようにして
いる。

【００５８】ソフトウェア的に実施したものにおける省
略時ＣＰＵも、ハードウェア的に実施したものにおける
リダイレクタ４０２　も、行先ＣＰＵを所有する必要が
無いということの理由は、大域割り込みの可能性がある
ソースが、ＭＰシステム内に１つだけ存在するというこ
とである。更に、行先ＣＰＵは、省略時ＣＰＵ又はリダ
イレクタ４０２　からの割り込みをハンドシェイクし、
即ちその応答を行う。

【００５９】本発明の他の特徴は、リダイレクタ４０２
　が、ＭＰシステムにおけるＭＰＵ１１０〜１１６　の
間で一種のバッファ／インターフェイスとして働くとい
うことである。換言すれば、本発明は、同種又は非同種
のプロセッサを同一のシステム割り込みコントローラ１
３０　から動作させることが出来る。

【００６０】本発明の特定のハードウェア的な実施例を
図７及び図８に示す。この特定のハードウェア的な実施
例は、バスネットワーク上の通信量を減らすと同時に、
高性能ＭＰシステムにおいて最大２５６　までの割り込
みベクトルを生成する、廉価で効率の良い実施方法を示
すものである。

【００６１】リダイレクタ４０２　の機能性は、明確な
中央ロケーションで、恐らくはシステム割り込みコント
ローラ１３０　又はその近くで部分的に実行され、また
ｎ個のＭＰＵ１０２　〜１０８　の各々に対する局所的
な場所で部分的に実行される。図７は、システム割り込
みコントローラに関連する、ベクトル変換送信器と呼ば
れる部分を示すものである。これに対し、図８は、個々
のＭＰＵに関連する、ベクトル変換受信器と呼ばれる部
分を示すものである。実質的に、ベクトル変換送信器は
、ｎ個のＭＰＵ１０２　〜１０８　のうちの特定のＣＰ
Ｕにシステム割り込みを伝え、一方、ベクトル変換受信
器は、ハンドシェーク論理及び局所割り込みを処理する
論理を備えている。

【００６２】図７に仮想線のブロック６０２　で示し、
図８に仮想線のブロック７０２　で示すように、ベクト
ル変換送信器及びベクトル変換受信器は共にＡＳＩＣの
ような１つの回路ユニット上に構成可能であることがわ
かる。ベクトル変換送信器は、図７に示すように、シス
テム割り込みコントローラ１３０　を更に備えることが
できることに注目すべきである。

【００６３】図７のベクトル変換送信器のアーキテクチ
ャは、ＩＢＭのＰＣにコンパチブルである。更に詳細に
は、ＩＢＭの標準アーキテクチャには、システム割り込
みコントローラ１３０　として働く１組の縦続接続「Ｉ
ＮＴＥＬ」８２５９　割り込みコントローラ６０４，６
０６　が必要である。コントローラ６０４，６０６　を縦続接続することは、
従来周知である。縦続接続構成は、８つの割り込みしか
できない単一の「ＩＮＴＥＬ」８２５９　割り込みコン
トローラとは異なり、１６の異なる割り込みを考慮した
ものである。ベクトル変換送信器は次のように動作する
。ＭＰシステムにおける或る部分からの１６ビットのシ
ステム割り込み（ＩＲＱ　１５：０）は、ＰＡＬ１６１
０　の制御下にあるラッチ６０８　に入る。ＰＡＬ１６
１０　は、チップイネーブル（ＣＥ）制御６１２　及び
方向（ＤＩＲ）制御６１４　を介してラッチ６０８　を
制御する。更に、ラッチ６０８は、１組の並列ＰＡＬ６
１６　〜６２２　から構成されている。

【００６４】縦続接続「ＩＮＴＥＬ」８２５９　割り込
みコントローラ６０４，６０６　（システム割り込みコ
ントローラ１３０）は、４ビットバス６２４（Ｉ１５：
Ｉ１２）　、４ビットバス６２６　（Ｉ１１：Ｉ８）　
、４ビットバス６２８　（Ｉ７：Ｉ４）　、及び４ビッ
トバス６３０　（Ｉ３：Ｉ０）　を介して１６ビットの
システム割り込みを受信する。続いて、「ＩＮＴＥＬ」
８２５９　割り込みコントローラ６０４，６０６　は、
割り込みライン６３２　を介してＰＡＬ１６１０　にシ
ステム割り込みを知らせる。ＰＡＬ１６１０　は次いで
、割り込み肯定応答（ＩＮＴ　ＡＣＫ）ライン６３４を
経由して縦続接続「ＩＮＴＥＬ」８２５９　割り込みコ
ントローラ６０４，６０６　に割り込み肯定応答を送信
する。

【００６５】次に、１組の縦続接続「ＩＮＴＥＬ」８２
５９　割り込みコントローラ６０４，６０６　（システ
ム割り込みコントローラ１３０）は、１６の異なる種類
のシステム割り込みのいずれをも指定することができる
４ビットの割り込みベクトル（ｖｄ３：０）を、ＰＡＬ
１６１０　及びＰＡＬ３６３６　に送信する。したがっ
て、ＰＡＬ１６１０　は、チップイネーブル制御６１２
　を介してラッチ６０８　を凍結させ、更にチップイネ
ーブル制御６４０　及び方向制御６４２を介してランダ
ムアクセスメモリ（ＲＡＭ）６３８をイネーブルにする
。ＰＡＬ３６３６は、４ビットの割り込みベクトルをア
ドレス（ｖａ３：ｖａ０）に変換する。このアドレスは
、ＲＡＭ　６３８内のルックアップテーブルに送られる
。その結果として、バス６４６　で示すように、１６ビ
ットのデータ語が、ＲＡＭ　６３８　からシステムデー
タバス６４４　に伝達される。システムデータバス６４
４　は、幾つかのバスを組み合わせたものでもよい。更
に、好適な実施例では、１６ビットのデータ語が、割り
込みベクトル（８ビット）、ベクトル優先順位、及び割
り込みベクトルを受信するためのＣＰＵのアドレス（ス
ロット番号）から構成されている。

【００６６】前述の１６ビットのデータ語がＲＡＭ　６
３８により出力されるのと同時に、ＰＡＬ５６３６　は
、１６ビットのデータ語を行先ＣＰＵに書込むため、制
御６５０，６５２　を介してシステム制御バス６４８　
にＩ／Ｏサイクルを生成する。システム制御バス６４８
　は、ＭＰシステムのアドレスライン及び制御ラインの
双方から構成されており、またバスを組み合わせたもの
とすることもできる。図示するように、ＰＡＬ３６３６
　は、システム制御バス６４８　上で以下の命令を実行
することが出来る。（１）命令又はデータのいずれかを
示す制御信号（ＣＭＤ／Ｄ）、（２）　記憶装置又はＩ
／Ｏのいずれかを示す制御信号（Ｍ／ＩＯ）、（３）　
読み出し又は書き込みのいずれかを示す制御信号（ＲＤ
／ＷＲ）、（４）　バス要求（ＢＵＳＲＱ）信号、及び
（５）　バス肯定応答（ＢＵＳＡＣＫ）信号。

【００６７】更に、ＲＡＭ　６３８から出力された割り
込みベクトルは、縦続接続「ＩＮＴＥＬ」８２５９　割
り込みコントローラ６０４，６０６のデータライン（ｖ
ｄ７：０）６５４，６５６　から分離されなければなら
ない一方、データライン（ｖｄ７：０）６５４，６５６
　へのアクセスはなお考慮されている。データライン（
ｖｄ７：０）６５４，６５６　へのアクセスは、縦続接
続「ＩＮＴＥＬ」８２５９割り込みコントローラ６０４
，６０６　をプログラムすることができるようにするの
に必要である。

【００６８】縦続接続「ＩＮＴＥＬ」８２５９　割り込
みコントローラ６０４，６０６　に対して（プログラム
の）読み出し又は書き込みを行うため、各種信号が、Ｐ
ＡＬ１６１０　によってシステム制御バス６４８から監
視される。図示するように、ＰＡＬ１６１０　は、シス
テム制御バス６４８　から以下の信号を受信する。（１
）　命令又はデータのいずれかを示す制御信号（ＣＭＤ
／Ｄ）、（２）　記憶装置又はＩ／Ｏのいずれかを示す
制御信号（Ｍ／ＩＯ）、（３）　読み出し又は書き込み
のいずれかを示す制御信号（ＲＤ／ＷＲ）　、及び（４
）　アドレス（Ａ４：Ａ０又はＡ４〜ＡＯ）。上述の信
号は、外部Ｉ／Ｏ装置により生成され、「ＩＮＴＥＬ」
８２５９　割り込みコントローラ６０４，６０６　又は
ＲＡＭ６３８　のいずれに対して（プログラムの）読み
出し又は書き込みを行うために使用することができるも
のである。

【００６９】外部Ｉ／Ｏ装置が、縦続接続「ＩＮＴＥＬ
」８２５９　割り込みコントローラ６０４，６０６　に
アクセスしようとすると、ＰＡＬ４６５８　及びＰＡＬ
５６６０　がイネーブルとなり、これにより「ＩＮＴＥ
Ｌ」８２５９　割り込みコントローラ６０４，６０６　
にシステムデータバス６４４　からアクセスすることが
可能となる。これに対し、システム割り込みがｎ個のＭ
ＰＵ　１０２〜１０８　のうちの１つに送られている場
合は、ＰＡＬ４６５８　及びＰＡＬ５６６０　がディセ
ーブルとなり、これによりデータライン（ｖｄ７：０）
６５４，６５６がシステムデータバス６４４　から分離
され、したがって、結局は、ＲＡＭ６３８により出力さ
れる１６ビットのデータ語から分離される。

【００７０】図８は、ＲＡＭ６３８　から出力される割
り込みベクトルにより指定される行先ＣＰＵの付近に設
置されているベクトル変換受信器を示すものである。こ
のベクトル変換受信器は、以下に説明するように、ベク
トル変換送信器に関連する同様の構成要素及び機能を備
えている。

【００７１】図８のベクトル変換受信器は、システムデ
ータバス６４４　から、結局は図７のベクトル変換送信
器から、ラッチ７０４　に割り込みベクトルを読み出す
。ラッチ７０４は、二つの並列ＰＡＬ、即ちＰＡＬ２Ａ
７０６及びＰＡＬ２Ｂ７０８から構成されている。更に
、ラッチ７０４　は、チップイネーブル（ＣＥ）制御７
１２　及び方向（ＤＩＲ）制御７１４　を介してＰＡＬ
１７１０　により制御される。図７のＰＡＬ１６１０　
と同様に、図８のＰＡＬ１７１０　は、制御論理として
働く。

【００７２】単一の「ＩＮＴＥＬ」８２５９　割り込み
コントローラ７１６　は図示するように、並列バス７１
８（Ｉ７：Ｉ４），７２０（Ｉ３：０）を介して７ビッ
トの割り込みベクトル（Ｉ７：Ｉ０）を受信する。「Ｉ
ＮＴＥＬ」８２５９　割り込みコントローラ７１６は、
７ビットの割り込みベクトルに（局所割り込みと共に）
優先順位を与え、そのベクトルを３ビットの割り込みベ
クトル（ｖｄ２：０）に変換する。

【００７３】次に、「ＩＮＴＥＬ」８２５９　割り込み
コントローラ７１６　は、その関連する局所ＣＰＵ（ｎ
個のＭＰＵ１０２　〜１０８のうちの１つ）に割り込み
ライン７３２　を介してシステム割り込みを知らせる。次いで、局所ＭＰＵが、「ＩＮＴＥＬ」８２５９　割り
込みコントローラ７１６　に信号を送って割り込み肯定
応答サイクルを実行しなければならないことを知る。実
質的に、割り込み肯定応答サイクルは、特殊な種類のＩ
／Ｏ読み出しである。

【００７４】図示のように、ＰＡＬ１７１０　は、局所
ＭＰＵから以下の信号を受信する。（１）命令又はデー
タのいずれか一方（ＣＭＤ／Ｄ）、（２）　記憶装置又
はＩ／Ｏのいずれか一方（Ｍ／ＩＯ）、（３）　読み出
し又は書き込みのいずれか一方（ＲＤ／ＷＲ）、及び（
４）　アドレス（Ａ４：Ａ０）。ＰＡＬ１７１０　は、
局所ＭＰＵからの前述の信号をデコードし、割り込み肯
定応答ライン７３４　を介して「ＩＮＴＥＬ」８２５９
　割り込みコントローラ７１６　に割り込み肯定応答を
送信する。

【００７５】「ＩＮＴＥＬ」８２５９　割り込みコント
ローラ７１６　は、３ビットの割り込みベクトル（ｖｄ
２：０）をＰＡＬ１７１０　に送信する。このベクトル
は、８種類の異なる割り込みのいずれかを指定すること
ができるものである。したがって、ＰＡＬ１７１０　は
、キャッシュイネーブル制御７１２　を介してラッチ７
０４　を凍結し、キャッシュイネーブル制御７４０を介
してＲＡＭ７３８をイネーブルにする。更に、このＰＡ
Ｌ１７１０　は、３ビットの割り込みベクトルをアドレ
ス（ｖａ２：ｖａ０）に変換する。このアドレスは、Ｒ
ＡＭ７３８　内のルックアップテーブルに送信される。よって、システムデータバス６４４　から受取った元の
割り込みベクトル（Ｉ７：Ｉ０）は、８種の異なる可能
性のいずれであってもよいものであり、２５６　種の異
なる可能性のいずれともすることができる他のベクトル
を識別するために使用される。

【００７６】最後に、割り込みベクトルは、ＲＡＭ７３
８　からシステムデータバス（ｄ７：０）６４４を介し
て関連する局所ＭＰＵに送信される。

【００７７】ＲＡＭ７３８　により出力された割り込み
ベクトルは、「ＩＮＴＥＬ」８２５９　割り込みコント
ローラ７１６　のデータライン（ｖｄ７：０）から分離
されなければならないが、データライン（ｖｄ７：０）
へのアクセスはなお考慮されている。その１つの理由は
、「ＩＮＴＥＬ」８２５９　割り込みコントローラ７１
６　にアクセスし、プログラムすることができるように
するため、データライン（ｖｄ７：０）へのアクセスが
必要であるということである。

【００７８】「ＩＮＴＥＬ」８２５９　割り込みコント
ローラに対して読み書きを行おうとする場合、ＰＡＬ３
７５８　及びＰＡＬ４７６０　がイネーブルになり、こ
れによりシステムデータバス６４４　から「ＩＮＴＥＬ
」８２５９　割り込みコントローラ７１６　にアクセス
することが可能となる。これに対し、割り込みが関連す
る局所ＭＰＵに送られている場合は、ＰＡＬ３７５８　
及びＰＡＬ４７６０　がディセーブルになり、これによ
り「ＩＮＴＥＬ」８２５９　割り込みコントローラ７１
６　からのデータライン（ｖｄ７：０）がシステムデー
タバス６４４　から分離され、したがって、ＲＡＭ７３
８　により出力される割り込みベクトル（ｄ７：０）か
ら分離される。

【００７９】本発明のシステム及び方法は、上述したよ
うに、割り込みせんさくによっても実施可能である。こ
の装置は、割り込みせんさくと、ソフトウェア割り込み
リダイレクション又はハードウェア割り込みリダイレク
ションとの混種態様となる。このような方法は、応答必
要性が重要なＩ／Ｏカードを有するＭＰシステムにおい
て望ましいものである。

【００８０】ソフトウェア割り込みリダイレクションは
、わずかに１個か２個、又は３個のマイクロプロセッサ
及び関連サブシステムを有するＰＣに好適である。その
１つの理由は、本発明を低価格で実施することができる
ということである。他の理由は、ＭＰシステムに更にハ
ードウェアを付加するという負担がないということであ
る。また別の理由は、ソフトウェアのオーバヘッドが大
きくないということである。更に、アーキテクチャ的に
分離された多重バスに渡って接続を行うようにこのシス
テム及び方法をより一層容易に設計することが出来る。

【００８１】ハードウェア割り込みリダイレクションは
、多数の大域割り込みがあるＭＰシステムにおいて、本
発明の一層望ましい形態となる。換言すれば、割り込み
を処理するためのこのようなＭＰシステムにおける省略
時ＣＰＵでの付加的なソフトウェアオーバヘッドが、省
略時ＣＰＵを停止に追い込むことができる。

【００８２】最後に、ソフトウェア割り込みリダイレク
ション、割り込みリダイレクション、又はソフトウェア
又はハードウェア割り込みリダイレクションによる割り
込みせんさくは、ＯＳ／２又はＵＮＩＸオペレーティン
グシステム（ドライバ）とコンパチブルである。その理
由は、オペレーティングシステム及びアプリケーション
プログラムには大域割り込みが見えないということある
。

【００８３】本発明は好適実施例に限定されるものでは
なく、上述の実施例は説明を目的とする単なる例に過ぎ
ない、ということが理解されるべきである。ゆえに、本
発明の範囲は、上述の詳細な説明及び図面により規定さ
れるものとしての特許請求の範囲により解釈されるべき
である。

【００８４】

【発明の効果】本発明は上述のように構成したので、Ｍ
Ｐシステムのプロセッサにより主記憶装置に不必要に繰
り返される問い合わせを排除してコンピュータシステム
のバス上の通信量を減少させ、これにより、ＭＰシステ
ムの全体としての速度を向上させ、ＭＰシステムに接続
可能なプロセッサの数を増大させることが出来る。また
、本発明はＭＰシステムの様々なバスのプロトコル及び
／又はコンパチブルモデルを再規定せずに実施すること
が可能であり、更に、ソフトウェアとハードウェアとの
いずれでも実施可能である。加えて、本発明は多様なプ
ロセッサ構成を考慮しており、同種又は非同種のＭＰＵ
を用いて実施することが出来る。このように、本発明に
より、共用記憶装置を有し、且つアーキテクチャ的に分
離された多重バスを備えることができるＭＰシステムに
おいて、大域割り込みを高性能に管理することが可能と
なる。

【図面の簡単な説明】

【図１】パーソナルコンピュータアーキテクチャに採用
可能なｎ個の多重処理ユニットを備えた従来の多重プロ
セッサシステムを示すブロック図である。

【図２】システム割り込みコントローラがＭＰＵの任意
選択「省略時」ＣＰＵに対して全てのシステム割り込み
の伝達を行う、図１のアーキテクチャを用いた一般的な
割り込みプロトコルを示すブロック図である。

【図３】「割り込みせんさく」の概念、及び省略時ＣＰ
Ｕ方法と組み合わせて割り込みせんさくを用いた管理機
構を示すブロック図である。

【図４】ハードウェア、ソフトウェア、及びそれらの組
み合わせといった形態においてリダイレクタを実施して
システム割り込みコントローラからの大域システム割り
込みをＭＰシステムの個々のＣＰＵに直接チャネリング
する、本発明の好適な実施例を示すブロック図である。

【図５】本発明のソフトウェア割り込みリダイレクショ
ンを実施するための方法を示すフローチャートである。

【図６】本発明のハードウェア割り込みリダイレクショ
ンを実施するための方法を示すフローチャートである。

【図７】本発明によるリダイレクタの特定のハードウェ
ア的な実施例の一部である、システム割り込みコントロ
ーラの近くに配置されたベクトル変換送信器を示すブロ
ック図である。

【図８】本発明によるリダイレクタの特定のハードウェ
ア的な実施例の残りの部分である、ＭＰシステムのｎ個
のＭＰＵのそれぞれの近くに配置されたベクトル変換受
信器を示すブロック図である。

【符号の説明】

１０２〜１０８　　ＭＰＵ１３０　　　　　　　システム割り込みコントローラ４
０２　　　　　　　リダイレクタ

Claims

【特許請求の範囲】

【請求項１】共用記憶装置と少なくとも１つのプロセッ
サとを有するコンピュータシステムの性能を向上させる
ためのシステムであって、このシステムが、割り込みを
生成するシステム割り込みコントローラと、前記システ
ム割り込みコントローラからの割り込みを受信して前記
コンピュータシステムにおける個々のプロセッサに割り
込みを直接知らせるリダイレクタとよりなることを特徴
とする、マイクロプロセッサへの割り込みのリダイレク
ションシステム。