JPH1097509A - 対称型マルチプロセッサ・システムにおいて割り込みを分散する方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 マルチプロセッサ環境において用い、均衡の
とれた割り込みの配信を保証する分散割り込みコントロ
ーラ・システムを提供する。 【解決手段】 分配割り込みコントローラ・システム
は、専用バスを介して少なくとも１つの中央プログラマ
ブル割り込みコントローラ（ＣＯＰＩＣ）に結合された
少なくとも２つのローカル・プログラマブル割り込みコ
ントローラ（ＬＯＰＩＣ）を有するマルチプロセッサ環
境において用いられる。ＣＯＰＩＣの１つはマスタ・ア
ービタとして機能し、ＬＯＰＩＣ及び他のＣＯＰＩＣは
バス・エージェントとして扱われる。バスの付与は「ラ
ウンド・ロビン」仲裁プロトコルによって行われる。割
り込みの分散配信のために、マスタ・アービタは各バス
・エージェントと関連付けられた現タスク優先度レジス
タ値を比較し、最も余裕のあるエージェントを判定して
それに割り込みを配信する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はコンピュータ・シス
テムに関し、更に特定すれば、対称型マルチプロセッサ
・システム（symmetric multiprocessor system）にお
いて割り込みを分散する方法および装置に関するもので
ある。

【０００２】尚、本願と同時に出願した「スケーラブル
対称マルチプロセッサ・システムにおいてバス幅又はバ
ス・プロトコルを変更せずに割り込みを分散する方法及
び装置（METHOD AND APPARATUS FOR DISTRIBUTING INTE
RRUPTS IN A SCALABLE SYMMETRIC MULTIPROCESSOR SYST
EM WITHOUT CHANING THE BUS WIDTH OR BUS PROTOCO
L）」と題する、同時に譲渡された米国特許出願も、こ
の言及によって本願に含むものとする。

【０００３】

【従来の技術】対称型マルチプロセッシング（「ＳＭ
Ｐ」）システムが今日のハイエンド・パーソナル・コン
ピュータ（「ＰＣ」）およびサーバに出現したことによ
り、この拡張されたシステム構造において最適な処理性
能を達成する新たな設計手法に対する必要性が生じるこ
ととなった。マルチプロセッサ・システムの開発におけ
る最も重要な課題には、マルチプロセッサ（多重プロセ
ッサ）の使用が可能なバス（「ＭＰバス」）の設計、な
らびにＳＭＰに対処可能な割り込みコントローラ（SMP-
aware interrupt controller）による割り込みのチャネ
リング（channeling）および処理が含まれる。当技術で
は理解されているが、ＭＰバスは複数のプロセッシング
・ユニットに対して働き、システムの主メモリおよびそ
の他の構成要素へのアクセスを提供する。

【０００４】従来、マルチプロセッシング・システムと
は１つ以上のプロセッサを有し、典型的に、ハイエンド
・ワークステーション又はファイル・サーバとしての使
用に設計されたものであった。かかるシステムは、高性
能バス、巨大容量のエラー訂正メモリ、安価なディスク
の冗長アレイ（ＲＡＩＤ：redundant array of inexpen
sive disk）ドライブ・システム、ボトルネックを減少
させた先進のシステム・アーキテクチャ及び多数の電源
のような冗長構造を含むことができる。

【０００５】最も一般的な意味では、マルチプロセッシ
ングは、複数のプロセッサを用いて計算タスクを実行す
ることと定義されている。この用語は、異なる場所にあ
る１組のネットワーク構成のコンピュータ、または数個
のプロセッサを内蔵した単一のシステムにも適用するこ
とができる。しかしながら、公知のように、この用語
は、単一の密閉されたものの中に２つ以上のプロセッサ
をリンクさせ内蔵したアーキテクチャを記述する際にも
頻繁に用いられている。更に、単に複数のプロセッサが
あるでけではマルチプロセッシングは行われない。例え
ば、ラック内にＰＣＳのスタックを有することは、マル
チプロセッシングに該当しない。同様に、１つ以上の
「スタンバイ」状態にあるプロセッサを有するサーバも
マルチプロセッシングに該当しない。したがって、「マ
ルチプロセッシング」という用語は、２つ以上のプロセ
ッサが協同してあるタスクまたは１組のタスクに作用し
ているときにのみ適用される。

【０００６】マルチプロセッシングの基本的な命題には
多くの変形がある。通常、この相違は、種々のプロセッ
サがどのように独立して動作するのか、およびこれらプ
ロセッサ間の処理負荷（workload）をどのようにして分
配（分散）するかに関係する。疎結合マルチプロセッシ
ング（loosely-coupled multiprocessing）では、複数
のプロセッサが関連するタスクを実行するが、それらは
あたかも単体のプロセッサであるかのようにタスクを実
行する。各プロセッサはそれのメモリを有し、それ自体
の大容量記憶装置でさえ有する場合もある。更に、各プ
ロセッサは、典型的に、オペレーティング・システムの
それ自身のコピーを実行し、ローカル・エリア・ネット
ワーク上で通信する装置と全く同様に、メッセージ受け
渡し方式（message-passing scheme）を通じて他のプロ
セッサまたはプロセッサ群と通信する。疎結合マルチプ
ロセッシングは、メインフレームおよびミニコンピュー
タにおいて広く用いられているが、これを行うためのソ
フトウエアはハードウエアの設計に非常に密接に結び付
けられている。この理由のため、ソフトウエア販売業者
の支援が得られず、ＰＣサーバには広く用いられていな
い。

【０００７】密結合マルチプロセッシングでは、対照的
に、プロセッサの動作はより密接に統合化されている。
これらは通常メモリを共有し、共有キャッシュですら有
する場合もある。プロセッサは互いに同一でなくてもよ
く、更に同様のタスクを実行してもしなくてもよい。し
かしながら、これらは通常、大容量記憶装置や入力／出
力（「Ｉ／Ｏ」）のような他のシステム資源を共有す
る。更に、各プロセッサ毎にオペレーティング・システ
ムの別個のコピーを用いる代わりに、これらは通常単一
のコピーを実行し、オペレーティング・システムがプロ
セッサ間のタスク調整を処理する。システム資源の共有
は密結合マルチプロセッシングのコスト低下をもたらす
ので、ネットワーク・サーバでは支配的なマルチプロセ
ッサ・アーキテクチャとなっている。

【０００８】密結合マルチプロセッシング・システム用
ハードウエア・アーキテクチャは、更に、２つの広いカ
テゴリにに分割することができる。対称型マルチプロセ
ッサ・システムでは、メモリやディスク入出力のような
システム資源は、当該システム内の全マイクロプロセッ
サによって共有される。処理負荷は利用可能なプロセッ
サに均等に分散されるので、１つのプロセッサに特定の
タスクがロードされている間、別のプロセッサがアイド
ル状態にあるということはない。ＳＭＰシステムの処理
能力は少なくとも理論的には、プロセッサ・ユニットを
多く追加する程に全てのタスクに対して向上する。この
高く望まれている設計目標をスケーラビリティ(scalabi
lity）と呼ぶ。

【０００９】非対称型プロセッサ・システムでは、タス
クおよびシステム資源が異なるプロセッサ・ユニットに
よって管理される。例えば、１つのプロセッサ・ユニッ
トがＩ／Ｏを処理し、別のプロセッサがネットワーク・
オペレーティング・システム（「ＮＯＳ」）・タスクを
処理することができる。非対称型マルチプロセッサ・シ
ステムは処理負荷の均衡化を行わないことは容易に理解
できよう。したがって、あるタスクを処理しているプロ
セッサが過剰動作状態にあり得る間、別のユニットはア
イドル状態であるということも想像し難くない。

【００１０】更に、ＳＭＰシステムのカテゴリ内におい
ても、キャッシュ・メモリの実施方法に基づいて２つの
サブカテゴリがあることを指摘することができる。処理
能力が低い方のサブカテゴリは「共有キャッシュ」マル
チプロセッシングを含み、処理能力が高い方のサブカテ
ゴリは「専用キャッシュ」マルチプロセッシングとして
知られているものを含む。専用キャッシュ・マルチプロ
セッシングでは、あらゆるプロセッサが、それ自体の
「レベル１」のオンチップ・メモリ・キャッシュに加え
て、専用の「レベル２」のオフチップ・メモリ・キャッ
シュ（プロセッサ毎に１つ）を有する。これらのキャッ
シュはＭＰ環境において、プロセッサ−メモリ間のイン
タラクションを高速化する。一方、共有キャッシュ・マ
ルチプロセッシングでは、プロセッサは単一の「レベル
２」キャッシュを共有する。典型的に、共有キャッシュ
・アーキテクチャは専用キャッシュ・アーキテクチャよ
りも提供するスケーラビリティが低い。

【００１１】以上簡単に述べたように、最も重要な設計
上の課題の１つは、いずれの広いマルチプロセッシング
・カテゴリにおいても、割り込みのルーティング（rout
ing）および処理である。従来、割り込みコントローラ
がＭＰシステムにおける割り込み源から割り込み宛先へ
の割り込みの配信を担っていた。割り込みは、少なくと
も１つのプロセッサの対処を必要とする或る状態が、シ
ステム内のどこかに存在することを示すイベントとし
て、一般化することができる。割り込みに応答してプロ
セッサが取る行為のことを一般的に割り込みに「応ずる
（servicing）」または割り込みを「処理する（handlin
g）」と呼んでいる。

【００１２】ＳＭＰシステムでは、各割り込みは他のも
のと区別するためのアイデンティティを有する。このア
イデンティティのことを、一般的に、割り込みの「ベク
トル」と呼んでいる。ベクトルは、割り込み処理を行う
プロセッサまたはプロセッサ群に当該割り込みのための
適切なハンドラ（handler）を発見させる。プロセッサ
が割り込みを受け入れたとき、プロセッサはベクトルを
用いてその割り込みテーブル内のハンドラのエントリ・
ポイントの位置を突き止める。加えて、各割り込みは割
り込み優先度を有する場合もあり、処理側プロセッサの
他の処理中のアクティビティまたはタスクとの関係にお
いて、割り込みに応ずるべき適切な時点を決定する。

【００１３】通常、割り込みコントローラは、ＭＰシス
テムにおいて割り込みをそれらの適切な宛先に配信する
ために、２つの割り込み分散モードを利用可能である。
指定配信モード（directed delivery mode）（「静的」
配信）では、割り込みは無条件で、割り込みと共に供給
される宛先情報に一致する特定のプロセッサに配信され
る。分散配信モード（distributed delivery mode）
（「動的」配信）では、特定の割り込み源からの割り込
みイベントは、宛先フィールド値によって指定されるプ
ロセッサ群の間で分散される。

【００１４】以上のことから、スケーラブルＭＰシステ
ムにおいて種々のプロセッサ間で割り込み負荷の均衡を
取ることは、非常に望ましい目的であることが認められ
よう。しかしながら、当技術ではよく理解されているよ
うに、システム設計者の予測からは、これは達成が困難
な目的である。アーキテクチャの観点から、ＳＭＰ環境
において割り込みをそれらの宛先に配信するためには、
２種類の解決策がある。一方の解決策では、例えば、ホ
スト・バスと周辺コンポーネント相互接続（「ＰＣ
Ｉ」）バスのようなシステム・バスとの間に、集中割り
込みコントローラを設け、割り込みをそれらの割り込み
源から受け取り、指定モードまたは分散モードのいずれ
かにおいて、その割り込みを各宛先に向かわせる（rout
ing）。更に、この種の解決策では、典型的に、所定の
ビット長のカウンタが各プロセッシング・ユニット内に
設けられている。カウンタ・サイズは、特定のプロセッ
シング・ユニットに対応してタスク優先度レジスタに付
加される。タスク優先度レジスタの内容およびそれに付
加されるカウンタ・サイズを用いて、当該プロセッシン
グ・ユニットに対する全体的な優先度レベルを判定す
る。Ｉ／Ｏ割り込みがこのプロセッシング・ユニットに
ディスパッチされると、通常ラップアラウンド（wrapar
ound）・オプションを用いて、このプロセッシング・ユ
ニットと連動するカウンタが増分される。

【００１５】第２の解決策は、分散割り込み制御方式を
提案する。この方式では、１つの割り込みコントローラ
が、例えば、Ｉ／Ｏ割り込みのルーティングのようなグ
ローバル又はシステム・レベルの機能を引き受け、そし
て、対応するプロセッシング・ユニットと連動する複数
のローカル割り込みコントローラの各々が、例えば、プ
ロセッサ間割り込み（interprocessor interrupt）のよ
うなローカル機能を制御する。これら２種類のクラスの
割り込みコントローラは別個のバスを通じて通信するこ
とができ、システム全体において割り込み源からの割り
込みを割り込みの宛先に配信する役割を一括して担って
いる。

【００１６】

【発明が解決しようとする課題】上述の解決策は、双方
の種類とも、いくつかの欠点があることが知られてい
る。例えば、前述の集中割り込みコントローラ方式で
は、カウンタの幅がシステムに許されるプロセッサの最
大数によって異なり、この幅がプロセッサのタスク優先
度レジスタに付加されるので、割り込みの配信に選択さ
れたプロセッサがリストされたプロセッサ中の実際に最
低の優先度を有する、即ち、それが最も余裕があるユニ
ットであるこという保証はない。加えて、この方式は集
中割り込みコントローラのホスト・バスおよびシステム
・バスへの結合を必要とするので、割り込みメッセージ
が双方のバス上で貴重な帯域を浪費し、それによってシ
ステム全体の性能に負の影響を与えることになる。更
に、集中方式のスケーラビリティは、プロセッサをシス
テムに追加するに連れて低下する。

【００１７】一方、分散型アーキテクチャはいくつかの
利点があるが、現行の分散割り込みコントローラによる
解決案も、選択されたプロセッサが本当に最も優先度が
低いプロセッサであることを保証することができない。
何故なら、通常、空いている割り込みスロットを有する
ローカル割り込みコントローラのみが、優先度が最低の
アービトレーション（仲裁）に含まれることを要求され
るからである。したがって、選択されたプロセッサは、
少なくとも１つの利用可能な割り込みスロットを有する
１プロセッサに過ぎず、最高の優先度を有する可能性も
ある。

【００１８】

【発明が解決しようとする課題】したがって、２つ以上
のプロセッサ間で、最低の現タスク優先度を有するプロ
セッサへの均衡のとれた割り込みの配信を保証するＭＰ
コンパチブル割り込み制御方式を提供するコスト効率的
な解決策に対する必要性があることは、容易に理解でき
よう。更に、かかる方式が現行の業界アーキテクチャと
互換性があり、相互動作性および相互交換性を最大限発
揮することができれば有利であろう。以下に説明し特許
請求する本発明はこのような目的およびその他の目的を
達成する方法および装置を提供する。

【００１９】

【課題を解決するための手段】現在好適な実施例の一態
様では、本発明は、各々キャッシュ・メモリ・ユニット
と通信する少なくとも２つのプロセッシング・ユニット
を含むコンピュータ・システムであって、各々プログラ
マブル割り込みコントローラ・バス上に配置される少な
くとも２つのローカル・プログラマブル割り込みコント
ローラと、プログラマブル割り込みコントローラ・バス
上に配置される少なくとも１つの中央プログラマブル割
り込みコントローラとを備えるコンピュータ・システム
を提供する。各ローカル・プログラマブル割り込みコン
トローラは、現タスク優先度レジスタと、プロセッサ間
割り込みコマンド・ポートと、自己識別（フーアムア
イ、who-am-i）レジスタと、割り込み承認（アクノレッ
ジ、acknowledge）レジスタと、割り込み終了レジスタ
と、第１のローカル・タイマと、第２のローカル・タイ
マとを含む。更に、中央プログラマブル割り込みコント
ローラは、少なくとも１つの特徴報告レジスタと、少な
くとも１つのグローバル・コンフィギュレーション・レ
ジスタと、少なくとも１つのベンダー特定的レジスタ
と、ベンダー識別レジスタと、プロセッサ初期設定レジ
スタと、少なくとも１つのプロセッサ間割り込みベクト
ル優先度レジスタと、擬似（スプリアス、spurious）ベ
クトル・レジスタと、少なくとも１つのグローバル・タ
イマ・レジスタと、少なくとも１つの割り込み源レジス
タとを含む。また、本発明のコンピュータ・システム
は、キャッシュ・メモリ・ユニット間に配置され、それ
らの間に通信経路を提供するホスト・バスと、第１のバ
ス間ブリッジを介してホスト・バスに結合された第１の
システム・バスと、第２のバス間ブリッジを介して第１
のシステム・バスに結合された第２のシステム・バスと
を含む。また、第２のシステム・バスには８２５９Ａコ
ンパチブル割り込みコントローラを設けて、起動時電源
投入互換性（start-up power on compatibility）を含
ませるようにしてもよい。加えて、プログラマブル割り
込みコントローラ・バスは６本の導電性伝送ライン、即
ち、１本のクロック・ライン、１本の制御ライン、およ
び４本のデータ・ラインを備える。更に別の実施例で
は、ローカル・プログラマブル割り込みコントローラの
各々は、それに対応するプロセッシング・ユニットと一
体化してもよい。

【００２０】他の態様において、本発明は、中央割り込
みコントローラ内に位置するマスタ・アービタと、少な
くとも２つのバス・エージェントとを含み、マスタ・ア
ービタとバス・エージェントがプログラマブル割り込み
コントローラ・バス上に配置された構成のマルチプロセ
ッサ・コンピュータ・システムにおける割り込み配信方
法を提供する。この方法は、割り込みの存在を判定する
ステップと、プログラマブル割り込みコントローラ・バ
スの制御を獲得するステップと、前述の割り込みは指定
配信割り込みであるか否かについてステータスを判定す
るステップと、ステータスを判定するステップに応答し
て割り込みが指定配信割り込みであると判定された場合
に割り込みを予め指定されたプロセッサに配信するステ
ップと、その他の場合に、現タスク優先度レジスタに最
低値を有するユニットを選択するステップと、選択する
ステップに応答して割り込みをそのユニットに配信する
ステップとを備える。

【００２１】更に別の実施例では、前述の制御を獲得す
るステップは、バス・エージェントによってバス要求信
号をアサートするステップと、マスタ・アービタによっ
てバス・エージェントを選択するステップであって、バ
ス・エージェントはマスタ中央割り込みコントローラに
在る内部仲裁ポインタの内容のラップアラウンドの増分
によって指し示される、ステップと、選択されたバス・
エージェントによってバス・メッセージを送信するステ
ップと、内部仲裁ポインタの内容を更新するステップと
を更に備える。

【００２２】更に他の実施例では、前述の選択するステ
ップは、更に、マスタ・アービタによってリストされた
バス・エージェントに分散割り込みコマンドを送るステ
ップと、分散割り込みコマンドに応答して、リストされ
たバス・エージェントによって、プログラマブル割り込
みコントローラ・バス上で現タスク優先度レベル・デー
タをシリアルに送信するステップと、リストされたバス
・エージェントの内のどれが最低の現タスク優先度レベ
ルを有するかを判定するステップとを更に備える。この
実施例では、更に、１つのバス・エージェントのみが最
低の現タスク優先度レベルを有する場合に、該バス・エ
ージェントを選択して割り込みを配信する。その他の場
合には以前に割り込みに応じた（割り込みに対処した）
ことがあるバス・エージェントをその配信のために選択
する。本発明のこの実施例では更にまた、以前に割り込
みに応じたエージェントがなかった場合、最低のバス識
別値を有するエージェントを選択し、割り込みを受け取
るようにさせる。

【００２３】

【発明の実施の形態】これより図面を参照しながら本発
明の実施例について説明するが、同様のエレメントまた
は類似のエレメントには全図面を通して同一の参照番号
を付してある。また、図示する種々のエレメントは必ず
しも同一の拡縮率で描かれているわけではない。具体的
に図１を参照すると、集中割り込みコントローラ１１２
を有する従来のマルチプロセッサ・コンピュータ・シス
テムのブロック図が示されている。マルチプロセッサ・
コンピュータ・システムは複数のプロセッシング・ユニ
ット（プロセッサ）から成り、その内２つを図示し、Ｃ
ＰＵ１，ＣＰＵ２と命名し、更にそれぞれ参照番号１０
５、１０６で示している。

【００２４】プロセッサ１０５、１０６の各々は、それ
ぞれ参照番号１０７および１０８で示す対応するキャッ
シュ・メモリ・ユニットに結合されている。システム・
メモリ１０９はホスト・バス１１０を介してプロセッサ
／キャッシュ結合ユニットと通信する。集中割り込みコ
ントローラ（「ＣＩＣ」と命名する）が、ホスト・バス
１１０および周辺コンポーネント相互接続バスのような
第１のシステム・バス１１３に接続されている。第１の
システム・バス１１３は、第１のバス間ブリッジを介し
て、ホスト・バス１１０にブリッジされている。第１の
バス間ブリッジのことをＰＣＩブリッジと命名し、参照
番号１１１で示す。

【００２５】引き続き図１を参照する。第１のシステム
・バス１１３は、第２のバス間ブリッジを介して業界標
準アーキテクチャ（「ＩＳＡ」）バスのような第２のシ
ステム・バス１１５にもブリッジされている。第２のバ
ス間ブリッジのことをＰＣＩ／ＩＳＡブリッジと命名
し、参照番号１１４で示す。第１のシステム・バス１１
３上には第１の複数のＩ／Ｏ装置が配置されており、そ
れらＩ／Ｏ装置の１つを参照番号１２０で示す。この装
置はＩ／Ｏ割り込み源として機能することができる。こ
こに示すように、これらＩ／Ｏ装置の各々は、例えば、
ＩＲＱライン１２１のようなそれ自体のＩＲＱラインを
介してＣＩＣ１１２に接続されている。

【００２６】更に図１の参照を続ける。第２のシステム
・バス１１５上には第２のＩ／Ｏブロック１１６と、従
来の８２５９割り込みコントローラ１１７とが配置され
ている。第２のＩ／Ｏブロック１１６もマルチプロセッ
サ・コンピュータ・システムに対して割り込み源として
機能することができる。８２５９割り込みコントローラ
１１７からの出力はＩＲＱライン１１９を通じてＣＩＣ
１１２に接続され、起動処理のための通過モード（pass
-through mode）をイネーブルする。

【００２７】通常の動作では、パワー・オン・リセット
の後、従来のＣＩＣ１１２がデフォルトで８２５９通過
モードに設定する。このモードでは、８２５９割り込み
要求出力が直接にＣＩＣ１１２を通じて単一の予め選択
されているプロセッサの割り込み要求入力ラインに渡さ
れ、ＣＩＣ１１２は本質的にディスエーブルされる。Ｓ
ＭＰ動作の間、８２５９通過モードがディスエーブルさ
れ、ＣＩＣ１１２は全てのシステム割り込みイベントを
分散する。これについては以下に説明する。

【００２８】各プロセッサ、例えばＣＰＵ１ １０５に
は、代表的な４プロセッサ実施形態では２ビット・カウ
ンタ（図示せず）が設けられている。このカウンタは０
０、０１、１０または１１に初期設定される。これら２
ビットカウンタの各々は、例えばＣＰＵ１ １０５のよ
うな各プロセッサと関連する４ビットのタスク優先度レ
ジスタ（図示せず）に付加される。従って、各プロセッ
サは本質的に６ビットの内部優先度レベルを有し、容易
にわかるように、４ビットのタスク優先度レジスタ全て
が同じ優先度データを有していても、４つのプロセッサ
の各々は異なる６ビットの内部優先度レベルを有するこ
とになる。Ｉ／Ｏ割り込みがこれらのプロセッサのいず
れかに対してディスパッチされると、各プロセッサの２
ビット・カウンタは１だけ増分する（または、必要であ
れば、ラップアラウンドが行われる）。このため、その
カウンタが増分する前は最低の６ビット内部優先度レベ
ルを有していたプロセッサは、増分処理後はその優先度
が最低値ではなくなる。

【００２９】先に述べたように、この実施態様では、選
択されたプロセッサが最低の４ビット優先度レベルを有
することを保証できない。加えて、このシステムでは、
ホスト・バス１１０および第１のシステム・バス１１３
双方にＣＩＣ１１２を取り付ける必要があるので、割り
込みメッセージが双方のバス上で混雑を起こし、バス帯
域を浪費することになる。容易に理解されるであろう
が、システム内のプロセッサ数を増加させても割り込み
制御のためのバス・トラフィックが単に状況を悪化させ
るだけであり、このためにシステムのスケーラビリティ
の低下を招く。

【００３０】次に図２を参照すると、図１を参照してこ
れまで説明してきた集中割り込みコントローラを有する
従来のマイクロプロセッサ・コンピュータ・システムの
第２実施例のブロック図が示されている。本質的に、図
２の実施例は図１に示した実施例と非常に類似している
ことがわかる。しかしながら、ＣＩＣ１１２はシステム
・ロジック・チップセット２０５に一体化され、ホスト
・バス１１０及び第１のシステム・バス１１３双方に対
する内部接続機能を有するようにしてある。この実施例
は図１の実施例に対しては、例えば、低コスト化やピン
数の減少といったある程度の利点を提供するが、それで
もなお、例えば、先に論じたホスト／システム・バスの
浪費および輻輳、選択されたプロセッサの優先度におけ
る不確実性、及び最適とは言えないスケーラビリティと
いうような欠点が残っている。

【００３１】図３は分散割り込み制御方式を有するマル
チプロセッサ・コンピュータ・システムを対象とする本
発明の第１の実施例のブロック図を示す。この例示的マ
ルチプロセッサ・コンピュータ・システムは複数のプロ
セッサを有し得るが、その内の２つをＣＰＵ１０５およ
びＣＰＵ１０６と命名し、この参照番号で示すことにす
る。各プロセッサ、例えば、ＣＰＵ１０５またはＣＰＵ
１０６は、対応するローカル・プログラマブル割り込み
コントローラ、例えば、ＬＯＰＩＣ３０５またはＬＯＰ
ＩＣ３０６にそれぞれ結合されている。本発明の教示に
よれば、各ＬＯＰＩＣはそれに対応するプロセッサと割
り込み配信プロトコルを処理する。また、ＬＯＰＩＣ
は、プロセッサの内部レジスタへのアクセス、プロセッ
サ間の割り込み（「ＩＰＩ」）および遠隔アクセスの処
理も行う。加えて、各ＬＯＰＩＣはハードウエアまたは
ソフトウエアによってディスエーブルすることができ
る。各ＬＯＰＩＣは起動通過モード（start-up pass-th
rough mode）機能のために、標準的な８２５９Ａコンパ
チブル割り込みコントローラ（この図には示されていな
い）と共に用いることもできる。本好適実施例では、各
ＬＯＰＩＣは２つのローカル・タイマ（図示せず）を内
蔵しており、システム・ソフトウエアがシステムの処理
能力の監視や診断の目的にこれらのタイマを用いる。更
に、各ＬＯＰＩＣは、書き込みを行うとＩＰＩが１つ以
上のプロセッサに送られることになるプロセッサ間割り
込みコマンド・ポート（図示せず）と、各プロセッサの
現タスク優先度を設定するために用いられる現タスク優
先度レジスタ（「ＣＴＰＲ」）とを含む。タスク優先度
は、現在実行中のタスクの相対的な重要度を示す。この
実施例では、０ないし１５の優先度レベルが実施され
る。

【００３２】引き続き図３を参照すると、各ＬＯＰＩ
Ｃ、例えば、ＬＯＰＩＣ３０５は各プロセッサ、例え
ば、ＣＰＵ１０５に、当該プロセッサのＩＤ値を判定さ
せる機構を与える自己識別レジスタ（who-am-i registe
r）を更に含む。この値を用いて、割り込みを配信する
ために用いられる宛先マスクに対する値を判定すること
ができる。また、ＬＯＰＩＣ３０５は割り込み承認レジ
スタと割り込み終了（「ＥＯＩ」）レジスタも含む。割
り込み終了レジスタにゼロを書き込むと、関連するプロ
セッサに対する現在進行中の割り込みの処理終了を通知
することになる。

【００３３】図６は、ＬＯＰＩＣ３０５およびその内容
の一実施例を示す。この内容は従来通りに実施しかつ相
互接続することにより本発明の実施例におけるＬＯＰＩ
Ｃ機能の実行を可能にする。

【００３４】再び図３を参照すると、各プロセッサ、例
えば、ＣＰＵ１０５は連動するキャッシュ・メモリ・ユ
ニット、例えば、キャッシュ１０７とデータ通信を行
う。例えば、キャッシュＲＡＭ３０７およびキャッシュ
ＲＡＭ３０８のような二次キャッシュがあってもよく、
これはデータ経路３０９を通じて主メモリ３１３に接続
される。キャッシュ１０７およびキャッシュ１０８は電
気的にホスト・バス１１０に接続され、ホスト・バス１
１０は、第１のバス間ブリッジ、即ち、ブリッジ３２０
を介してＰＣＩバスのような第１のシステム・バス１１
３にブリッジされている。図３には示していないが、第
２のシステム・バス、例えば、ＥＩＳＡまたはＩＳＡバ
スを適切なバス間ブリッジを介してバス１１３にブリッ
ジしてもよいことは理解されるであろう。

【００３５】更に引き続き図３を参照する。各ＬＯＰＩ
Ｃ、例えば、ＬＯＰＩＣ３０５またはＬＯＰＩＣ３０６
はプログラマブル割り込みコントローラ・バス３１１を
介して中央プログラマブル割り込みコントローラＣＯＰ
ＩＣ３１２に接続されている。本実施例では１つのＣＯ
ＰＩＣ３１２のみが示されているが、これを参照すれ
ば、本発明の範囲内において複数の中央プログラマブル
割り込みコントローラを使用可能であることは容易に理
解できよう。ＳＭＰ環境では、複数のＬＯＰＩＣおよび
ＣＯＰＩＣユニットが共に動作し、システム全体を通じ
て割り込み源から割り込み宛先への割り込みの配信を集
合的に担っている。ＣＯＰＩＣ３１２は複数のＩ／Ｏ割
り込み源（図示せず）に接続され、Ｉ／Ｏ割り込みルー
ティング、割り込みのマスキングおよびバス仲裁という
ような機能を与える。ＣＯＰＩＣ３１２の本好適実施例
は、特徴報告レジスタ、グローバル・コンフィギュレー
ション・レジスタ、ベンダー特定的レジスタ、ベンダー
識別レジスタ、プロセッサ初期化レジスタ、ＩＰＩベク
トル／優先度レジスタ、擬似ベクトル・レジスタ、グロ
ーバル・タイマ・レジスタ、および割り込み源レジスタ
のようなグローバル・レジスタを含む。

【００３６】図７はＣＯＰＩＣ３１２の一例およびその
内容を示す。その内容は従来通りに実施しかつ相互接続
することにより本発明の実施例におけるＣＯＰＩＣ機能
の実行を可能にする。

【００３７】再び図３を参照する。プログラマブル割り
込みコントローラ・バス３１１は、６線、マルチ・フェ
ーズ、双方向共有バスで、４本のデータ・ライン、１本
の制御ラインおよびクロック・ラインを有することが好
ましい。また、バス３１１は現在は四プロセッサ環境に
最適化されているが、それより多くのユニットを支持す
ることができる。多数のＣＯＰＩＣおよびＬＯＰＩＣユ
ニットを有するシステムでは、１つのＣＯＰＩＣが事前
にマスタ／アービタとして指定されており、マスタでな
いＣＯＰＩＣおよびＬＯＰＩＣ（これらはそれぞれのプ
ロセッシング・ユニットと一体化されることができる）
は集合的にバス・エージェントとして扱われる。バス仲
裁および割り込み配信の一般的な動作については図５を
具体的に参照しながら以下で論ずることにする。

【００３８】次に図４を参照すると、分散割り込み制御
方式を有するマルチプロセッサ・コンピュータ・システ
ムを対象とする本発明の第２実施例のブロック図が示さ
れている。本実施例は、図３を参照しながら先に詳細に
論じた実施例と同様である。本実施例では、ＬＯＰＩＣ
ユニット３０５、３０６は、それに対する内部アクセス
を有するプロセッサと一体化されたユニットとしてでは
なく、それぞれの対応するプロセッサＣＰＵ１０５、１
０６と、それぞれ、外部経路４０１、４０２を介して通
信する外部ユニットとして設けられている。図３を参照
して論じた実施例は低価格化およびピン数の減少に関し
ては図４で説明した実施例よりも優れた解決策を提供す
るが、この設計は用途によっては有用に実施可能な代替
設計となり得るものであることは容易に理解できよう。

【００３９】図５は、本発明の教示に従ってＳＭＰ環境
において割り込みを配信する処理を例示するフローチャ
ートである。システムの起動および初期化ステップ５０
５の間、各バス・エージェント（図３を参照して論じ
た）には固有の仲裁識別（アービトレーション・アイデ
ンティフィケーション）（「Ａｒｂ ＩＤ」）値が割り
当てられる。８２５９Ａコンパチビリティにより、シス
テム内で予め指定されているプロセッサによる起動のリ
セットの処理が済んでいる。加えて、各バス・エージェ
ントは、プログラマブル割り込みコントローラ・バス３
１１（図３に示した）上のバス・エージェントの総数に
関して初期設定される。好適な方法は、システム・ソフ
トウエア（「ＯＳ」）が、システムの初期化フェーズ５
０５の間に必要な全ての情報を制御し提供することを可
能にする。スケーラビリティを維持するために、好適実
施例は符号化５ビット・レジスタを用いる。この５ビッ
ト・レジスタの値「０００００」は１つのバス・エージ
ェントおよび１つのマスタＣＯＰＩＣの存在を示し、値
「００００１」は、２つのバス・エージェントと１つの
マスタＣＯＰＩＣを示す等というように、３１個のバス
・エージェントと１つのマスタＣＯＰＩＣを示す値「１
１１１０」までの範囲の値を取る。加えて、符号化５ビ
ット・レジスタにおける値「１１１１１」は、実施例で
はＲＥＳＥＴ（リセット）を示す。

【００４０】判断ブロック５１０において、システムが
割り込みの存在を検出した場合、バス・メッセージが配
信される前に、ＣＯＰＩＣまたはＬＯＰＩＣのいずれか
がプログラマブル割り込みコントローラ・バス３１１の
制御を獲得しなければならない。判断ブロック５１５に
おいてバス３１１がビジーであることが示された場合、
バス・エージェントは判断ブロック５１７に示すように
バス３１１がアイドルになるまで待たなければならな
い。次に、ひとたび現バス・トランザクションが完了し
たなら、バス・エージェントは仲裁を行いバスの付与
（グラント）を獲得しなければならない。何故なら、マ
スタ／アービタＣＯＰＩＣのみが、バスの制御ラインに
接続されているそのバス要求ラインの全制御を有するか
らである。仲裁フェーズ５２０の間、各バス・エージェ
ントはバス３１１のデータ・ラインの１本に接続されて
いるそれ自体のバス要求ライン上でＡＣＴＩＶＥ ＨＩ
ＧＨ（アクティブ・ハイ）をアサートすることによりバ
ス要求信号を発行する。マスタ／アービタＣＯＰＩＣは
「巡回優先度」又は「ラウンド・ロビン（round robi
n）」仲裁プロトコルを用いてバス・エージェントを選
択し、メッセージ配信のためにバス３１１を付与（グラ
ント）する。この目的のために、実施例におけるマスタ
／アービタＣＯＰＩＣは、ＡＲＢ＿ＰＴＲで示す内部巡
回ポインタを利用し、最も最近にバス要求を許可（グラ
ント）されたバス・エージェントを指し示すようにす
る。本発明の一態様によれば、ＡＲＢ＿ＰＴＲの内容に
よって指し示されたバス・エージェントはバス仲裁の最
低優先度が与えられ、更に、ＡＲＢ＿ＰＴＲ値を１だけ
ラップアラウンド増分（wraparound increment）するこ
とによって指し示されるバス・エージェントは最高の優
先度を与えられる。本好適実施例では、５ビットのＡＲ
Ｂ＿ＰＴＲを設けて、３１個のバス・エージェントおよ
び１つのマスタＣＯＰＩＣまで、スケーラブルに対応す
るようにした。起動時、この５ビットのＡＲＢ＿ＰＴＲ
は「１１１１１」に初期設定され、「０００００」によ
って指し示されるバス・エージェントが、次に行われる
バス仲裁に対して最高の優先度を有するようにする。一
方、バス・エージェントおよびマスタＣＯＰＩＣの総数
が３２未満である場合、ＡＲＢ＿ＰＴＲの上位側ビット
は適切にマスクされる。

【００４１】引き続き図５を参照する。一旦バス３１１
の制御が付与されたなら、要求元は直ちにそのメッセー
ジの送出を開始することができる。各メッセージの送信
成功の後、マスタ／アービタＣＯＰＩＣはそのＡＲＢ＿
ＰＴＲを増分又は更新し、当該メッセージの送出に成功
したバス・エージェントを指し示すようにする。現バス
・トランザクションの終了時に、バス仲裁プロセスを再
び開始することができる。バス３１１がアイドルである
場合、エージェントまたはマスタは直接仲裁フェーズを
開始し、バスの付与を獲得することができる。

【００４２】バス３１１の制御を獲得した後、判断ブロ
ック５２５に入ると、割り込みが指定配信モード割り込
みか、または分散配信モード割り込みかについて判定が
行われる。割り込みが指定配信モード割り込みであると
判定された場合、そこからＹＥＳ経路を取ることによ
り、バス３３１の一部を構成する複数のデータ・ライ
ン、例えば、４本のデータ・ライン上の宛先プロセッサ
（または、プロセッサおよびそのＬＯＰＩＣが共に一体
化されていない場合は、バス・エージェント／ＬＯＰＩ
Ｃ）にデータを配信する。

【００４３】ステップ５２５にいて、割り込みは分散配
信モード割り込みであると判定された場合、ステップ５
３０に示すように、ＣＯＰＩＣは「分散割り込み」コマ
ンドを、リストされている全エージェントに送る。次
に、各エージェントは、バスを要求するために用いられ
るデータ・ラインを通じてシリアルに各エージェントの
４ビット優先度レベルを送信することにより、その現タ
スク優先度レベル（ＣＴＰＲ）を与える。ＣＴＰＲレベ
ル内のビット数は４であるので、各エージェントがその
ＣＴＰＲ値をＣＯＰＩＣに供給するには合計４サイクル
が必要となる。

【００４４】ＣＴＰＲ値を受け取った後、ＣＯＰＩＣは
ステップ５３５において比較を行い、最小のＣＴＰＲ値
（０が最小であり、最も余裕のあるエージェントを意味
し、１５が最大である）を有するエージェントを選択す
る。最小のＣＴＰＲ値を有するエージェントが１つのみ
である場合、判断ブロック５４０からＹＥＳ経路を取る
ことにより、割り込みを当該エージェントに配信する。
その他の場合、判断ブロック５５０において判定を行
い、ステップ５５５に示すように配信を行うために以前
に同一の割り込みに応じた（割り込みに対処した）エー
ジェントを選択する。一方、以前に当該割り込みに応じ
たエージェントがない場合、ステップ５６５において選
択を行い、固有のＡｒｂ ＩＤに基づいてエージェント
を選択する。例えば、最小のＡｒｂ ＩＤを有するエー
ジェントを選択し、それに割り込みを配信する。

【００４５】以上の説明から、本発明は、ＭＰ環境にお
いて、割り込みをそれらの宛先に均衡して配信するため
の非常にコスト効率の高い解決策を提供することは、当
業者には容易に認められよう。ここに開示した方法は、
各バス・エージェントのＣＴＰＲ値を比較して、最低の
現タスク優先度を判定するだけでよく、これによって、
動的配信モードにおいて常に最も余裕のあるエージェン
トに割り込みが分散されることが保証される。更に、専
用割り込みバス上に配置されている中央割り込みコント
ローラおよびローカル割り込みコントローラ間で制御を
分散することにより、ホスト・バスのトラフィックまた
はシステム・バスのトラフィックに対する影響を消滅す
る程に減少させることを実現可能となる。ローカル割り
込みコントローラをそれに対応するプロセッシング・ユ
ニットと一体化することによって、ＭＰシステム・アー
キテクチャにおいて高度にスケーラブルなコスト低減お
よびピン数減少を実現する解決策が達成される。

【００４６】本発明の方法および装置の好適実施例を添
付図面に示しかつ上述の詳細な説明に記載したが、本発
明は先に開示した実施例に限定されるものではなく、特
許請求の範囲に記載し定義する本発明の精神から逸脱す
ることなく、多くの再構成、変更および交換が可能であ
ることは理解されよう。

【図面の簡単な説明】

【図１】集中割り込みコントローラを有する従来のマル
チプロセッサ・コンピュータ・システムのブロック図で
ある。

【図２】集中割り込みコントローラを有する従来のマル
チプロセッサ・コンピュータ・システムの第２実施例を
示すブロック図である。

【図３】分散割り込み制御方式を有するマルチプロセッ
サ・コンピュータ・システムに対する本発明の第１実施
例を示すブロック図である。

【図４】分散割り込み制御方式を有するマルチプロセッ
サ・コンピュータ・システムに対する本発明の第２実施
例を示すブロック図である。

【図５】本発明の教示による分散割り込み制御方式を有
するマルチプロセッサ・コンピュータ・システムにおい
て割り込みを配信する処理の一例を示すフローチャート
である。

【図６】本発明の教示によるローカル・プログラマブル
割り込みコントローラの一実施例を示す図である。

【図７】本発明の教示による中央プログラマブル割り込
みコントローラの一実施例を示す図である。

【符号の説明】

１０５ ＣＰＵ１ １０６ ＣＰＵ２ １０７、１０８ キャッシュ・メモリ・ユニット １０９ システム・メモリ １１０ ホスト・バス １１２ 集中割り込みコントローラ １１３ 第１のシステム・バス １１４ ＰＣＩ／ＩＳＡブリッジ １１５ 第２のシステム・バス １１６ 第２のＩ／Ｏブロック １１７ ８２５９割り込みコントローラ １１９、１２１ ＩＲＱライン １２０ Ｉ／Ｏ装置 ２０５ システム・ロジック・チップセット ３０５、３０６ ローカル・プログラマブル割り込みコ
ントローラ ３０７、３０８ キャッシュＲＡＭ ３０９ データ経路 ３１１ プログラマブル割り込みコントローラ・バス ３１２ 中央プログラマブル割り込みコントローラ ３１３ 主メモリ ３２０ 第１のバス間ブリッジ ４０１、４０２ 外部経路

───────────────────────────────────────────────────── フロントページの続き (71)出願人 591030868 20555 Ｓｔａｔｅ Ｈｉｇｈｗａｙ 249，Ｈｏｕｓｔｏｎ，Ｔｅｘａｓ 77070，Ｕｎｉｔｅｄ Ｓｔａｔｅｓ ｏ ｆ Ａｍｅｒｉｃａ (72)発明者 デール・ジェイ・メイヤー アメリカ合衆国テキサス州77070，ヒュー ストン，ムーアクリーク 11819 (72)発明者 ウィリアム・エフ・ホワイトマン アメリカ合衆国テキサス州77429，サイプ レス，ガルヴァニ・ドライブ 14210

Claims (20)

【特許請求の範囲】
1. 【請求項１】 各々キャッシュ・メモリ・ユニットと通
   信する少なくとも２つのプロセッシング・ユニットを含
   み、更に割り込みを処理するバスを有する構成のコンピ
   ュータ・システムであって、 少なくとも２つのローカル・プログラマブル割り込みコ
   ントローラであって、各々前記バス上に配置され、少な
   くとも２つの前記プロセッシング・ユニットの一つと関
   連する、ローカル・プログラマブル割り込みコントロー
   ラと、 少なくとも１つの中央プログラマブル割り込みコントロ
   ーラであって、前記バス上に配置された中央プログラマ
   ブル割り込みコントローラとを備えるコンピュータ・シ
   ステム。
2. 【請求項２】 請求項１記載のコンピュータ・システム
   において、前記少なくとも２つのローカル・プログラマ
   ブル割り込みコントローラの各々は、前記プロセッシン
   グ・ユニットの一つと一体化される、コンピュータ・シ
   ステム。
3. 【請求項３】 請求項１記載のコンピュータ・システム
   において、前記バスは６本の伝送ラインを備える、コン
   ピュータ・システム。
4. 【請求項４】 請求項１記載のコンピュータ・システム
   において、前記少なくとも２つのローカル・プログラマ
   ブル割り込みコントローラの各々は、 現タスク優先度レジスタと、 プロセッサ間割り込みコマンド・ポートと、 自己識別レジスタと、 割り込み承認レジスタと、 割り込み終了レジスタと、 第１のローカル・タイマと、 第２のローカル・タイマと を備える、コンピュータ・システム。
5. 【請求項５】 請求項１記載のコンピュータ・システム
   であって、 ホスト・バスであって、前記キャッシュ・メモリ・ユニ
   ット間に配置され、それらの間に通信経路を提供するホ
   スト・バスと、 第１のシステム・バスであって、第１のバス間ブリッジ
   を介して前記ホスト・バスに結合された第１のシステム
   ・バスと、 第２のシステム・バスであって、第２のバス間ブリッジ
   を介して前記第１のシステム・バスに結合された第２の
   システム・バスとを更に備えるコンピュータ・システ
   ム。
6. 【請求項６】 請求項１記載のコンピュータ・システム
   において、前記少なくとも１つの中央プログラマブル割
   り込みコントローラは、 少なくとも１つの特徴報告レジスタと、 少なくとも１つのグローバル・コンフィギュレーション
   ・レジスタと、 少なくとも１つのベンダー特定的レジスタと、 ベンダー識別レジスタと、 プロセッサ初期設定レジスタと、 少なくとも１つのプロセッサ間割り込みベクトル優先度
   レジスタと、 擬似ベクトル・レジスタと、 少なくとも１つのグローバル・タイマ・レジスタと、 少なくとも１つの割り込み源レジスタとを備える、コン
   ピュータ・システム。
7. 【請求項７】 請求項５記載のコンピュータ・システム
   において、前記第１のシステム・バスは周辺コンポーネ
   ント相互接続バスを備える、コンピュータ・システム。
8. 【請求項８】 請求項５記載のコンピュータ・システム
   において、前記第２のシステム・バスは拡張業界標準ア
   ーキテクチャ・バスを備える、コンピュータ・システ
   ム。
9. 【請求項９】 請求項１記載のコンピュータ・システム
   において、前記バスは、 制御信号ラインと、 クロック信号ラインであって、前記制御信号ラインから
   離間されているクロック信号ラインと、 複数のデータ・ラインであって、各々互いから離間され
   ている複数のデータ・ラインとを備える、コンピュータ
   ・システム。
10. 【請求項１０】 請求項９記載のコンピュータ・システ
    ムにおいて、前記複数のデータ・ラインは４本のデータ
    ・ラインを備える、コンピュータ・システム。
11. 【請求項１１】 請求項５記載のコンピュータ・システ
    ムであって、 標準８２５９Ａコンパチブル割り込みコントローラであ
    って、前記第２のシステム・バス上に配置された標準８
    ２５９Ａコンパチブル割り込みコントローラを更に備え
    るコンピュータ・システム。
12. 【請求項１２】 内部仲裁ポインタを有するマスタ・ア
    ービタと、少なくとも２つのバス・エージェントとを含
    み、前記マスタ・アービタと前記バス・エージェントが
    バス上に配置された構成のマルチプロセッサ・コンピュ
    ータ・システムにおける割り込み配信方法であって、 割り込みの存在を判定するステップと、 前記バスの制御を獲得するステップと、 前記割り込みは指定配信割り込みであるか否かについて
    ステータスを判定するステップと、前記ステータスを判
    定するステップに応答して前記割り込みが指定配信割り
    込みであると判定された場合に、前記割り込みをプロセ
    ッサに配信するステップと、 その他の場合に、現タスク優先度レジスタに最低値を有
    するユニットを選択するステップと、 前記選択するステップに応答して前記割り込みを前記ユ
    ニットに配信するステップと、 を備える方法。
13. 【請求項１３】 請求項１２記載のマルチプロセッサ・
    コンピュータ・システムにおける割り込み配信方法にお
    いて、前記制御を獲得するステップは、 バス・エージェントによってバス要求信号をアサートす
    るステップと、 前記マスタ・アービタによって前記バス・エージェント
    を選択するステップであって、前記内部仲裁ポインタの
    内容のラップアラウンド増分によって前記バス・エージ
    ェントを指し示す、ステップと、 選択した前記バス・エージェントにバス・メッセージを
    送信するステップと、 前記内部仲裁ポインタの内容を更新するステップとを備
    える、方法。
14. 【請求項１４】請求項１２記載のマルチプロセッサ・コ
    ンピュータ・システムにおける割り込み配信方法におい
    て、前記選択するステップは、 前記マスタ・アービタによって、リストされたバス・エ
    ージェントに分散割り込みコマンドを送るステップと、 前記分散割り込みコマンドに応答して、前記リストされ
    たバス・エージェントによって、前記バス上で現タスク
    優先度レベル・データをシリアルに送信するステップ
    と、 リストされたバス・エージェントの内のどれが最低の現
    タスク優先度レベルを有するかを判定し、１つのバス・
    エージェントのみが最低の現タスク優先度レベルを有す
    る場合には、該バス・エージェントを前記割り込みのそ
    れへの配信のために選択し、前記割り込みを該バス・エ
    ージェントに配信するために該バス・エージェントを選
    択し、その他の場合には、以前に前記割り込みに応じた
    ことがあるバス・エージェントをその配信のために選択
    し、以前に割り込みに応じたバス・エージェントが発見
    されなかった場合には、最低のバス識別を有するエージ
    ェントをその配信のために選択するステップとを更に備
    える、方法。
15. 【請求項１５】 マルチプロセッサ・コンピュータ・シ
    ステムであって、 少なくとも２つのプロセッシング・ユニットと、 少なくとも２つのキャッシュ・メモリ・ユニットであっ
    て、各々前記少なくとも２つのプロセッシング・ユニッ
    トの一つと通信する、キャッシュ・メモリ・ユニット
    と、 ホスト・バスであって、前記少なくとも２つのキャッシ
    ュ・メモリ・ユニットを接続するホスト・バスと、 第１のシステム・バスであって、第１のバス間ブリッジ
    を介して前記ホスト・バスに結合され、前記第１のバス
    間ブリッジがその間の通信を容易にする、第１のシステ
    ム・バスと、 第２のシステム・バスであって、第２のバス間ブリッジ
    を介して前記第１のシステム・バスに結合され、前記第
    ２のバス間ブリッジがその間の通信を容易にする、第２
    のシステム・バスと、 少なくとも２つのバス・エージェントであって、各々前
    記少なくとも２つのプロセッシング・ユニットの一つと
    通信する、バス・エージェントと、 マスタ・アービタであって、割り込みコントローラ・バ
    スを介して、前記少なくとも２つのバス・エージェント
    の各々に動作可能に接続されたマスタ・アービタとを備
    えるマルチプロセッサ・コンピュータ・システム。
16. 【請求項１６】 請求項１５記載のマルチプロセッサ・
    コンピュータ・システムにおいて、前記少なくとも２つ
    のバス・エージェントの各々は、前記少なくとも２つの
    プロセッシング・ユニットの一つと一体化される、マル
    チプロセッサ・コンピュータ・システム。
17. 【請求項１７】 請求項１５記載のマルチプロセッサ・
    コンピュータ・システムにおいて、前記割り込みコント
    ローラ・バスは制御信号ラインと、 クロック信号ラインと、 複数のデータ信号ラインとを備える、マルチプロセッサ
    ・コンピュータ・システム。
18. 【請求項１８】 請求項１５記載のマルチプロセッサ・
    コンピュータ・システムにおいて、前記第１のシステム
    ・バスは周辺コンポーネント相互接続バスを備える、マ
    ルチプロセッサ・コンピュータ・システム。
19. 【請求項１９】 請求項１５記載のマルチプロセッサ・
    コンピュータ・システムにおいて、前記第２のシステム
    ・バスは拡張業界標準アーキテクチャ・バスを備える、
    マルチプロセッサ・コンピュータ・システム。
20. 【請求項２０】 請求項１５記載のマルチプロセッサ・
    コンピュータ・システムであって、 標準８２５９Ａコンパチブル割り込みコントローラであ
    って、前記第２のシステム・バス上に配置されている標
    準８２５９Ａコンパチブル割り込みコントローラを更に
    備えるマルチプロセッサ・コンピュータ・システム。