WO2013094031A1 - 情報処理装置、その装置を用いた記録装置 - Google Patents

情報処理装置、その装置を用いた記録装置 Download PDF

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bus
memory
control unit
data
circuit
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Inventor
枝里子 西谷
聡 北井
Original Assignee
キヤノン株式会社
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt

Definitions

  • the present invention relates to an information processing apparatus and a recording apparatus using the apparatus, and more particularly to access control to a memory.
  • Patent Literature 1 in order to guarantee the access order of reading to the memory and writing to the memory, it is determined whether or not there is a write request having the same address as the input read request and the address of the read request. To do.
  • the read request is once registered in the buffer, and then it is determined whether or not there is a write request having the same address as the read address. It is described that when there is a write request to the same address and waiting is necessary, a write request is issued in advance by issuing a flag indicating whether or not waiting is necessary.
  • bus master 4 is connected to the bus 2
  • bus master 5 is connected to the bus 3.
  • the first problem is that in order to access memory via buses with different protocols, it is necessary to implement an address comparison circuit that matches each bus protocol. This complicates the order guarantee circuit and increases the scale of the order guarantee circuit.
  • the second problem is inconsistency in write and read operations between bus masters with different connections. This inconsistency will be described below.
  • the bus master 4 outputs data 21 and a write request 16 for storage in the memory 20. Data 21 is stored in the buffer 8 provided during the bus transfer.
  • the bus master 4 outputs the interrupt signal 14 to the interrupt signal control circuit 9 after outputting the data.
  • the interrupt signal control circuit 9 transmits a notification signal 15 to the CPU 2.
  • the CPU 2 instructs the bus master 5 to read the data written to the memory 2 by the bus master 4 according to a predetermined procedure.
  • the bus master 5 Based on an instruction from the CPU 2, the bus master 5 outputs a read request 17 for reading data 21 from the memory 20, and reads data 18 from a predetermined address (address 1000) of the memory 20.
  • the data 21 that should be stored at a predetermined address (address 1000) of the memory 20 is still held in the buffer 8. This state occurs when the bus 3 process (read request 17) is processed before the bus 2 process (write request 16).
  • the bus master 5 cannot read the desired data 21, resulting in data inconsistency. This occurs when the read request 17 is transmitted to the memory before the write request 16 according to the priority of access to the memory of the bus.
  • the third problem is that when the access order is guaranteed by software control, it takes a long time to access the memory in order to secure time until the execution of the multiple read operations and the write processing are completed. Therefore, real-time performance is reduced.
  • the present invention has been made in view of the above problems, and an object thereof is to provide an information processing apparatus capable of guaranteeing the order of accessing memories.
  • an information processing apparatus is connected to a first bus and a second bus, and writes data into and reads data from the memory.
  • An information processing apparatus including a memory control unit for controlling, and a control unit for controlling the information processing apparatus and the first bus, outputting a data write request to the memory control unit, and a notification signal Is connected to the first bus, outputs a data read request to the memory control unit based on the notification signal, and interrupts based on a response to the data read request
  • a second circuit device that outputs a signal to the control unit and the second bus connected to the second bus, and stored in the memory based on an instruction from the control unit that has input the interrupt signal
  • a third circuit device for outputting a read request over data to the memory controller characterized in that it comprises a.
  • a circuit device connected to a predetermined bus of a plurality of buses writes data to the memory
  • a circuit device connected to another bus reads the data from the memory. Can be guaranteed.
  • FIG. 1 schematically shows a circuit configuration of an information processing apparatus.
  • 1 mainly includes a CPU 202, an interrupt signal control circuit 209, a memory 200, a memory controller (memory control unit) 201, bus masters 203 and 205, an order guarantee circuit 210, and an arbiter 206 as circuit devices (also referred to as circuit blocks).
  • the CPU 202 controls the information processing apparatus.
  • the control unit of the information processing apparatus includes a CPU 202 and an interrupt signal control circuit 209.
  • the circuit devices (circuit blocks) described above are connected to the bus 214 and the bus 215 as shown in FIG.
  • the arbiter (arbitration unit) 206 arbitrates requests for access to the memory 200 from the circuit block (write request, read request).
  • the interrupt signal control circuit 209 transmits a notification signal 15 to the CPU 202.
  • the CPU 202 instructs the bus masters 203 and 205 to access the memory 200.
  • the signal line from the CPU 202 to the bus master 203 and the signal line from the CPU 202 to the bus master 205 are omitted so as not to complicate FIG.
  • a memory or the like holding a program to be executed by the CPU 202 is also omitted.
  • the bus master 203 includes a write DMA unit
  • the bus master 205 includes a read DMA unit.
  • the write DMA means is a transfer means for performing DMA (direct memory access) transfer in order to store data in the memory.
  • the data transfer method is not limited to DMA transfer, and other methods may be used.
  • the read DMA means is a transfer means for performing DMA (direct memory access) transfer when reading data from the memory.
  • the information processing apparatus is provided with a plurality of bus masters, so that the bus master 204 is connected to the bus 215 as shown in FIG. If the information processing apparatus is a recording apparatus or an image reading apparatus, these bus masters are, for example, circuit blocks that process image data.
  • the color components of red (R), green (G) and blue (B) are converted into cyan (C), magenta (M) yellow (Y) and black (K) color components.
  • the image data processing includes multi-value binary conversion processing for converting multi-value data into binary data, thinning-out processing for image data, vertical / horizontal conversion processing for image data, decompression processing for compressed data, and the like.
  • the bus master is also used for a circuit block for controlling a drive circuit of a motor, a recording head, and a reading sensor. In such a circuit block, the drive data of the motor and the recording head is processed.
  • the arbiter 206 arbitrates the memory access order of the circuit blocks connected to the buses 214 and 215, respectively. This arbitration accepts circuit block requests in a predetermined order when access (write, read) requests are issued simultaneously from the circuit blocks.
  • This arbitration method includes a round robin method in which priorities are sequentially switched and a method in which priorities are fixed.
  • the memory controller 201 is a circuit block that controls access to the memory 200.
  • the memory controller 201 is connected to two buses 214 and 215 as shown in FIG.
  • the priority of the access request to the memory 200 of the buses 214 and 215 is determined by the setting of the memory controller 201.
  • the memory controller 201 enables access (write, read) to the bus 214 and the bus 215 in a time division manner according to the set priority. In other words, the memory controller 201 switches the connection of the two buses 214 and 215 in a time division manner.
  • the memory controller 201 stores the data transferred via the validated bus in the memory 200, reads the data stored in the memory 200, and outputs it to the bus.
  • the memory controller 201 and the arbiter 206 include a buffer for sequentially storing requests for circuit blocks as necessary.
  • the bus master 205 In response to an instruction from the CPU 202, the bus master 205 reads data written by the bus master 203 to the address H1000 of the memory 200, and performs predetermined processing based on the data.
  • the bus master 203 outputs data to the bus 215 for data writing. After outputting this data, the bus master 203 outputs an interrupt signal 216 to the order guarantee circuit 210 as a notification signal.
  • the order guarantee circuit 210 receives the interrupt signal 216, the order guarantee circuit 210 reads data via the bus 215. After performing this reading, the order guarantee circuit 210 outputs an interrupt signal 219 to the interrupt signal control circuit 209 as a notification signal.
  • the interrupt signal control circuit 209 outputs a notification signal 15 to the CPU. Based on the notification signal 15, the CPU 202 instructs the bus master 205 to read data from the memory 200.
  • the bus master 205 makes a data read request.
  • the bus master 205 can reliably read the data stored in the memory 200 by the bus master 203. Regardless of the priority of access to the bus of the memory controller 201 or the storage in the buffer, it is possible to guarantee the consistency of writing and reading of data of the device.
  • the order guarantee circuit 210 determines that data can be read from the memory 200 when a response signal corresponding to the read request output from the order guarantee circuit 210 is received from the memory controller 201.
  • the order assurance circuit 210 receives data, it is determined that the data can be read from the memory 200. If the order guarantee circuit 210 cannot receive the response signal and data described above, the data output from the bus master 203 to the bus 215 can be regarded as not yet stored in the memory 200.
  • FIG. 2 is a diagram for explaining the timing of bus data and interrupt signals in the circuit configuration of FIG.
  • the numbers on the left side of FIG. 2 correspond to the interrupt signals 216, 218, 219 and buses 214, 215 shown in FIG.
  • the bus master 203 outputs a write command (W) to the address H1000 of the memory 200 as a write request to the bus 215 (timing t1). Thereafter, the bus master 203 outputs an interrupt signal 216 (timing t2). After receiving the interrupt signal 216, the order guarantee circuit 210 outputs a read command (R) at the address H2000 of the memory 200 as a read request (timing t3).
  • W write command
  • R read command
  • the order guarantee circuit 210 If the order guarantee circuit 210 can read data from the memory 200, the order guarantee circuit 210 outputs an interrupt signal 219 (timing t4).
  • the interrupt signal 219 is input to the interrupt signal control circuit 209, the CPU 202 outputs an operation instruction to the bus master 205.
  • the bus master 205 In response to an instruction from the CPU 202, the bus master 205 outputs a read command (R) for the address H1000 of the memory 200 (timing t5).
  • the bus master 205 outputs the interrupt signal 218 when the reading is completed (timing t6).
  • the memory address designated by the order assurance circuit 210 may be different from the address designated by the bus master 203. This is because the address from which data is read and the data to be read are meaningless and the purpose is to access the memory 200 via the bus 215. Further, a write request and a read request may be output from each circuit device to the memory controller using a dedicated signal line for a write request and a dedicated signal line for a read request.
  • the rise edge, the next entry, and the current entry are signal names inside the order assurance circuit 210.
  • the DMA status indicates an internal state of the order guarantee circuit 210.
  • the DMA status shifts to idle, and an interrupt signal 219 output to the interrupt signal control circuit 209 is issued (timing t36).
  • the interrupt signal control circuit 209 In response to the interrupt signal 219, the interrupt signal control circuit 209 notifies the CPU 202. Under the control of the CPU 202, a read request or a write request from the next bus master is issued. It is detected that the interrupt signal 216 from the bus master 203 has changed from the high level to the low level (timing t37), and the interrupt signal 219 is also changed from the high level to the low level (timing t38).
  • the number of read DMA operations performed by the order guarantee circuit 210 is determined according to the bus arbitration method.
  • the bus arbitration defines the processing order of requests when at least two requests (requests) among the bus master 203, the bus master 204, and the order guarantee circuit 210 are simultaneously made to the memory controller.
  • FIG. 4A while the memory controller 201 validates the access state with the bus 215, the bus master 203 outputs an access request (203Req) (timing t41). Thereafter, when the order guarantee circuit 210 outputs an access request (210Req) (timing t42), the memory controller determines that the bus master 203 has requested access to the memory controller prior to the order guarantee circuit 210. it can. However, as shown in FIG. 4B, when 210Req is output after 203Req while the memory controller 201 invalidates the access state with the bus 215, it is determined that 203Req and 210Req are output simultaneously. . This is because the memory controller 201 makes the access state with the bus 215 valid from invalid at timing t43 after the output of 203Req and 210Req.
  • bus arbitration is round robin, read DMA operation is performed twice.
  • the bus arbitration is a fixed priority method and the order of the order guarantee circuit 210 is lower than the order of the bus master 203, the read DMA operation is performed once.
  • FIGS. 5A and 5B are diagrams for explaining the round robin method for the priority order of bus arbitration.
  • the bus master given the highest priority of the bus use right is given the lowest priority for the next bus use right.
  • the first priority order of the right to use the bus is sequentially switched.
  • FIG. 5A three states with predetermined priorities are defined. For example, in state 1, the request priority of the bus master 203 is the highest, and the request priority of the bus master 204 is the second.
  • the priority of the request of the order guarantee circuit 210 is the third (lowest).
  • state 1 when a command is received and processed in state 1, state 1 is changed to state 2. By repeating this process, the three circuit blocks can equalize the opportunity to increase the priority.
  • the second read DMA operation is performed so that the read DMA operation is performed after the writing of the bus master 203.
  • the order assurance circuit 210 outputs a read request (read request) at least twice.
  • the order guarantee circuit 210 may output a read request once. .
  • FIG. 6 illustrates a second embodiment of the information processing apparatus. Description of the same configuration as that of the first embodiment will be omitted, and differences will be described.
  • a bus master 221 is connected to the bus 215.
  • the bus master 221 includes write DMA means. For this reason, the bus master 221 outputs the interrupt signal 222 to the order guarantee circuit 210 as in the case of the bus master 203.
  • the order guarantee circuit 210 outputs interrupt signals 219 and 223 to the interrupt signal control circuit 209.
  • FIG. 7 is an explanatory diagram of the operation of the order assurance circuit 210 in the configuration of FIG. 216, 219, 222, and 223 in FIG. 7 correspond to the signal 216, the signal 219, the signal 222, and the signal 223 in FIG. 6, respectively. A description of the same operation as in the first embodiment will be omitted.
  • FIG. 7 is a diagram for explaining the operation timing when the order assurance circuit 210 receives the interrupt signal 216 prior to the interrupt signal 222. A description of the same operation as in the first embodiment will be omitted.
  • the order guarantee circuit 210 performs processing of the rise edge 1, the next entry 1, and the current entry 1.
  • the DMA status of the order guarantee circuit 210 shifts from idle to read 1 (timing t72) and performs a read DMA operation. Thereafter, the order guarantee circuit 210 outputs an interrupt signal 219, and the DMA status of the order guarantee circuit 210 shifts from read 1 to idle (timing t74).
  • the order guarantee circuit 210 detects the interrupt signal 222 at the timing of executing the read DMA operation, it performs processing of the rise edge 2 and the next entry 2.
  • the order assurance circuit 210 processes the current entry, the DMA status shifts from idle to read 2 (timing t75) and executes a read DMA operation. An interrupt signal 223 is output.
  • FIG. 8 illustrates a third embodiment of the information processing apparatus. Description of the same configuration as that of the first embodiment will be omitted, and differences will be described.
  • the bus master 231 and the order guarantee circuit 232 are connected to the bus 214.
  • An arbiter 206 is connected to the bus 214.
  • the bus master 231 includes write DMA means.
  • the bus master 231 outputs an interrupt signal 234 to the order guarantee circuit 232 in the same manner as the bus master 203.
  • the order guarantee circuit 232 outputs an interrupt signal 235 to the interrupt signal control circuit 209. In this way, if a circuit block for writing to a memory is connected to a certain bus, an order assurance circuit is connected to that bus.
  • FIG. 9 is an explanatory diagram of the operation of the order assurance circuits 210 and 232 in the configuration of FIG. 9 shows the operation of the order guarantee circuit 210, and the lower stage of FIG. 9 shows the operation of the order guarantee circuit 232.
  • 216, 219, 234, and 235 in FIG. 9 correspond to the signal 216, the signal 219, the signal 234, and the signal 235 in FIG. 8, respectively.
  • the bus master 203 and the bus master 231 output a write request (write request).
  • the order guarantee circuit 210 receives the interrupt signal 216
  • the order guarantee circuit 232 receives the interrupt signal 234.
  • the order guarantee circuit 210 Since the read request of the order guarantee circuit 210 is received by the memory controller 201 prior to the read request of the order guarantee circuit 232, the order guarantee circuit 210 performs the read DMA operation before the order guarantee circuit 232. The DMA status moves from idle to lead 3 at timing t91, and from lead 3 to idle at timing t92. While performing the read DMA operation of the order guarantee circuit 210 (timing t91 to t92), the order guarantee circuit 232 is in a state of waiting for a bus response. The operation of the order guarantee circuit 232 is prolonged from the issuance of a read request (timing t91) to the completion of reading (timing t93).
  • FIG. 10 illustrates a fourth embodiment of the information processing apparatus. Description of the same configuration as that of the first embodiment will be omitted, and differences will be described.
  • three buses are connected to the memory controller 201. Since the protocol of the bus 213 and the protocol of the bus 214 are different, the bus 213 and the bus 214 are connected via the bus bridge 207.
  • a bus master 203 and an order guarantee circuit 210 are connected to the bus 213.
  • the bus master 203 outputs data to the bus 213 for data writing.
  • the data output to the bus 213 is transferred to the bus 214 via the bus bridge 207 and transferred to the memory controller 201.
  • the bus bridge 207 includes a buffer 208, and data output from the bus master 203 is also temporarily held in the buffer 208. Even in such a system configuration, when the interrupt signal 216 is input, the order guarantee circuit 210 outputs a read request and reads data from the memory 200 via the bus 214, the bus bridge 207, and the bus 213. After performing this reading, the order guarantee circuit 210 outputs an interrupt signal 219 to the interrupt signal control circuit 209. As described above, even in a configuration including such a bus bridge 207, the order of access to the memory 200 is guaranteed by the order assurance circuit 210.
  • the configuration in which the order guarantee circuit operates (order guarantee control by hardware) using the interrupt signal of the bus master as a hardware trigger has been described.
  • the interrupt signal (soft trigger) by software control is used.
  • the order guarantee control will be described.
  • the circuit configuration of the first to fourth embodiments described above can be configured by incorporating software that generates a soft trigger signal.
  • a control program is prepared in the system so that the CPU generates the soft trigger signal.
  • the bus master 203 outputs the interrupt signal 216 to the CPU 202 instead of outputting it to the order assurance circuit 210.
  • the CPU 202 is configured to output a trigger signal to the order assurance circuit 210 based on the control program. This is the difference between the fifth embodiment realized by software and the first embodiment realized by hardware.
  • FIG. 11 is a diagram for explaining the operation timing of the order assurance circuit. Also in FIG. 11, the internal signals of the order assurance circuit are the same as those in FIG.
  • the bus master 203 After outputting the write request to the bus, the bus master 203 outputs a bus master interrupt signal to the CPU 202 (timing t100).
  • the CPU 202 outputs a soft trigger signal based on this notification (t101 to t102).
  • the order guarantee circuit 210 operates in the same manner as the processing of FIG. 3 based on the soft trigger signal, shifts from the idle state to the read state (t103), and executes the read DMA operation. When the reading is completed, an interrupt signal 219 is output (t104). As described above, the order guarantee circuit 210 receives the interrupt signal from the CPU 202 and executes the read operation.
  • the configuration may be such that one interrupt signal is a hard trigger and the other interrupt signal is a soft trigger.
  • the read DMA operation corresponding to the previously input interrupt signal may be performed.
  • FIG. 12 is a perspective view of the ink jet recording apparatus 1.
  • An ink jet recording apparatus (hereinafter referred to as a recording apparatus) includes a recording head 3 that performs recording by discharging ink in accordance with an ink jet method.
  • a driving force generated by the carriage motor M1 is transmitted from the transmission mechanism 1004 to the carriage 1002, and the carriage 2 is reciprocated in the direction of arrow A.
  • a recording medium P such as recording paper is fed by a paper feeding mechanism 1005 and conveyed to a recording position. Recording is performed by discharging ink from the recording head 3 to the recording medium P at the recording position.
  • a transport roller 1007 transports the recording medium P, and is driven by a transport motor M2.
  • an ink cartridge 1006 for storing ink to be supplied to the recording head 3 is mounted.
  • the ink cartridge 1006 is detachable from the carriage 1002.
  • the recording apparatus 1 shown in FIG. 12 is capable of color recording.
  • the carriage 2 contains four inks containing magenta (M), cyan (C), yellow (Y), and black (K) inks, respectively.
  • An ink cartridge is installed. These four ink cartridges are detachable independently.
  • the carriage 1002 and the recording head 1003 can achieve and maintain a required electrical connection by properly contacting the joint surfaces of both members.
  • the recording head 1003 selectively discharges and records ink from a plurality of discharge ports by applying energy according to a recording signal.
  • the recording head 1003 employs an ink jet system that ejects ink using thermal energy. For this reason, the recording head 1003 is provided with an electrothermal transducer to generate thermal energy.

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Abstract

　バスマスタがメモリへ書き込んだデータを、別のバスマスタがメモリからデータを読み出す処理を行おう場合に、その順序を保証する。　第１のバスと第２のバスと接続し、メモリへのデータの書き込みと前記メモリからのデータの読み出しを制御するメモリ制御部と、前記情報処理装置を制御する制御部と、前記第１のバスに接続し、データの書き込み要求を前記メモリ制御部に出力するとともに、通知信号を出力する第１の回路デバイスと、前記第１のバスに接続し、前記通知信号に基づいて前記メモリ制御部に対してデータの読み出し要求を出力し、前記データ読み出し要求の応答に基づいて割り込み信号を前記制御部へ出力する第２の回路デバイスと、　前記第２のバスと接続し、前記割り込み信号を入力した前記制御部からの指示に基づき、前記メモリに格納されたデータの読み出し要求を前記メモリ制御部に出力する第３の回路デバイスと、を備える。

Description

情報処理装置、その装置を用いた記録装置
　本発明は、情報処理装置、その装置を用いた記録装置に関し、特にメモリへのアクセス制御に関する。
　特許文献１には、メモリへのリードとメモリへのライトのアクセス順序を保証するために、入力されたリードリクエストと、そのリードリクエストのアドレスを同じアドレスのライトリクエストが存在するか否かを判別する。このために、リードリクエストを一旦バッファに登録し、その後リードしたアドレスと同じアドレスのライトリクエストが存在しているか否かを判別する。同じアドレスへのライトリクエストが存在し、待ち合わせが必要である場合、待ち合わせが必要か否かを示すフラグを発行することにより、ライトリクエストが先行して行われる構成を有することが記載されている。
特開２００１－３３１３６３号公報
　しかしながら、図１３に示すような、メモリ２０に接続する複数のバス２、３を有し、バスマスタ４はバス２に接続され、バスマスタ５がバス３に接続されているシステム構成を想定すると、以下のような３つの課題がある。
　１つ目の課題は、プロトコルの異なるバスを介してメモリにアクセスするために、それぞれのバスプロトコルに合わせたアドレス比較回路の実装が必要となる。このため、順序保証回路が複雑になり、順序保証回路の規模が増大してしまう。
　２つ目の課題は、接続が異なるバスマスタ間での書き込み動作と読み出し動作の不整合が発生する。この不整合について以下に説明する。図１３のシステムでは、バスマスタ４がメモリ２０に格納するためにデータ２１とライトリクエスト１６を出力する。データ２１はバスを転送する途中、設けられているバッファ８に格納される。バスマスタ４はデータを出力した後、割り込み信号制御回路９へ割り込み信号１４を出力する。割り込み信号制御回路９はＣＰＵ２に通知信号１５を送信する。ＣＰＵ２は予め定められた手順により、バスマスタ４がメモリ２に書き込んだデータを読み出すようにバスマスタ５に対して指示する。
　バスマスタ５はＣＰＵ２からの指示に基づき、メモリ２０からデータ２１を読み出すためのリードリクエスト１７を出力し、メモリ２０の所定のアドレス（１０００番地）からデータの読み出し１８を行う。しかし、図１３に示すように、メモリ２０の所定のアドレス（１０００番地）に格納されているべきデータ２１は、いまだバッファ８に保持された状態である。この状態はバス２の処理（ライトリクエスト１６）よりもバス３の処理（リードリクエスト１７）が先に処理されてしまったときに発生する。このように、本来読み出すべきデータ２１の前に格納されていたデータ２３がバッファ６を介してバスマスタ５に読み出されるため、バスマスタ５は所望したデータ２１を読み出せず、データの不整合となる。これは、バスのメモリへのアクセス優先順位によって、リードリクエスト１７がライトリクエスト１６より先にメモリに伝達される場合に発生する。
　３つ目の課題は、アクセス順序の保証をソフトウエア制御で行う場合に、複数回のリード動作の実行やライト処理が完了するまでの時間を確保するために、メモリへのアクセス処理時間が長くなり、リアルタイム性が低下する。
　本発明は、上記課題に鑑みてなされ、その目的は、メモリにアクセスする順序の保証をできる情報処理装置を提供することである。
　上述の課題を解決し、目的を達成するために、本発明の情報処理装置は、第１のバスと第２のバスと接続し、メモリへのデータの書き込みと前記メモリからのデータの読み出しを制御するメモリ制御部を備える情報処理装置であって、前記情報処理装置を制御する制御部と、前記第１のバスに接続し、データの書き込み要求を前記メモリ制御部に出力するとともに、通知信号を出力する第１の回路デバイスと、前記第１のバスに接続し、前記通知信号に基づいて前記メモリ制御部に対してデータの読み出し要求を出力し、前記データ読み出し要求の応答に基づいて割り込み信号を前記制御部へ出力する第２の回路デバイスと、前記第２のバスと接続し、前記割り込み信号を入力した前記制御部からの指示に基づき、前記メモリに格納されたデータの読み出し要求を前記メモリ制御部に出力する第３の回路デバイスと、を備えることを特徴とする。
　本発明の構成によれば、複数のバスの所定のバスに接続する回路デバイスがメモリへ書き込んだデータを、別のバスに接続する回路デバイスがメモリからデータの読み出しを行う場合に、その順序を保証することができる。
第１の実施形態における情報処理装置のブロック図である。 図１の構成におけるデータアクセスのタイミングの説明図である。 図１の構成における順序保証回路の動作タイミングの説明図である。 メモリコントローラが行う処理の説明図である。 メモリコントローラが行う処理の説明図である。 アービタが行う調停を説明する図である。 アービタが行う調停を説明する図である。 第２の実施形態における情報処理装置のブロック図である。 第２の実施形態における順序保証回路の動作タイミングの説明図である。 第３の実施形態における情報処理装置のブロック図である。 第３の実施形態における順序保証回路の動作タイミングの説明図である。 第４の実施形態における情報処理装置のブロック図である。 第５の実施形態における順序保証回路の動作タイミングの説明図である。 記録装置の斜視図である。 課題を説明するための図である。
　［第１の実施形態］
　次に本発明の実施の形態について図面を用いて詳細に説明する。図１は、情報処理装置の回路構成を概略的に示す。図１は、回路デバイス（回路ブロックとも称す）として、主としてＣＰＵ２０２、割り込み信号制御回路２０９、メモリ２００、メモリコントローラ（メモリ制御部）２０１、バスマスタ２０３、２０５、順序保証回路２１０、アービタ２０６を備える。ＣＰＵ２０２は、情報処理装置を制御する。情報処理装置の制御部は、ＣＰＵ２０２と割り込み信号制御回路２０９を備えている。上述した回路デバイス（回路ブロック）は、図１に示すようにバス２１４とバス２１５に接続している。アービタ（調停部）２０６は、回路ブロックからのメモリ２００へのアクセスの要求（ライトリクエスト、リードリクエスト）の調停を行う。割り込み信号制御回路２０９は、割り込み信号が入力されるとＣＰＵ２０２へ通知信号１５を送信する。ＣＰＵ２０２は、バスマスタ２０３、２０５にメモリ２００へのアクセスの指示出す。図１が煩雑にならないように、便宜的にＣＰＵ２０２からバスマスタ２０３への信号線やＣＰＵ２０２からバスマスタ２０５への信号線は省略している。また、同様の理由で、ＣＰＵ２０２が実行するためのプログラムを保持するメモリ等も省略している。バスマスタ２０３はライトＤＭＡ手段を備え、バスマスタ２０５はリードＤＭＡ手段を備えている。ライトＤＭＡ手段はデータをメモリへ格納するためにＤＭＡ（ダイレクト・メモリ・アクセス）転送を行う転送手段である。なお、データの転送方法は、ＤＭＡ転送に限定するものではなく、他の方法でも構わない。リードＤＭＡ手段はデータをメモリから読み出すときＤＭＡ（ダイレクト・メモリ・アクセス）転送を行う転送手段である。なお、情報処理装置においては、複数のバスマスタが設けられているケースが多いので、図１に示すように、バスマスタ２０４をバス２１５に接続している。なお、情報処理装置が記録装置や画像読取装置であれば、これらのバスマスタは、例えば、画像データを処理する回路ブロックである。画像データの処理には、例えば、レッド（Ｒ），グリーン（Ｇ）ブルー（Ｂ）の色成分を、シアン（Ｃ）マゼンタ（Ｍ）イエロ（Ｙ）ブラック（Ｋ）の色成分に変換する色変換処理がある。このほかにも、画像データの処理には、多値データを２値データに変換する多値２値変換処理、画像データの間引き処理、画像データの縦横変換処理、圧縮データの伸張処理等が含まれる。この他に、バスマスタは、モータや記録ヘッド及び読取センサの駆動回路を制御する回路ブロックにも使われる。このような回路ブロックであれば、モータや記録ヘッドの駆動データの処理を行う。
　アービタ２０６は、バス２１４、２１５に接続する回路ブロックのメモリアクセスの順序をそれぞれ調停する。この調停は、回路ブロックから同時にアクセス（ライト、リード）の要求が出たときに、予め定めた順序で、回路ブロックの要求を受け付ける。この調停方法は、優先順位を順に入れ替えるラウンドロビン方式と優先順位を固定する方法とがある。
　メモリコントローラ２０１は、メモリ２００とのアクセスを制御する回路ブロックである。メモリコントローラ２０１は、図１に示すように、２つのバス２１４、２１５と接続している。バス２１４、２１５のメモリ２００に対するアクセスの要求の優先度は、メモリコントローラ２０１の設定により定められている。メモリコントローラ２０１は設定された優先度に従って、時分割でバス２１４、バス２１５とのアクセス（ライト、リード）を有効にする。言い換えると、メモリコントローラ２０１は、時分割で２つのバス２１４、２１５の接続を切り替えている。メモリコントローラ２０１は、有効にしたバスを介して転送されるデータをメモリ２００への格納を行い、メモリ２００に格納されているデータを読み出してバスへ出力する。なお、メモリコントローラ２０１やアービタ２０６には、必要に応じて回路ブロックの要求を順に記憶するバッファを備える。
　次に、回路デバイス（回路ブロック）とメモリとのアクセスについて説明する。バスマスタ２０５は、ＣＰＵ２０２からの指示を受けて、バスマスタ２０３がメモリ２００のアドレスＨ１０００に書き込んだデータを読み出し、そのデータに基づいて所定の処理を行う。
　次に、順序保証回路２１０の役割について説明する。バスマスタ２０３は、データの書き込みのためにデータをバス２１５へ出力する。バスマスタ２０３は、このデータを出力した後、通知信号として割り込み信号２１６を順序保証回路２１０へ出力する。順序保証回路２１０は割り込み信号２１６を入力すると、バス２１５を介してデータの読み出しを行う。順序保証回路２１０は、この読み出しを行った後、通知信号として割り込み信号２１９を割り込み信号制御回路２０９へ出力する。割り込み信号制御回路２０９はＣＰＵへ通知信号１５を出力する。ＣＰＵ２０２は、この通知信号１５に基づき、バスマスタ２０５にメモリ２００からのデータの読み出しを指示する。バスマスタ２０５は、データ読み出し要求を行う。このような制御構成により、バスマスタ２０３がメモリ２００に格納したデータを、バスマスタ２０５は確実に読み出すことができる。メモリコントローラ２０１のバスへのアクセスの優先度やバッファでの格納によらずに、デバイスのデータの書き込みと読み出しの整合性を保証することができる。
　順序保証回路２１０は、例えば、順序保証回路２１０が出力した読み出し要求に対応する応答信号をメモリコントローラ２０１から受ければ、メモリ２００からのデータの読み出しができたと判断する。あるいは、順序保証回路２１０がデータを受信すれば、メモリ２００からのデータの読み出しができたと判断する。仮に、順序保証回路２１０は、上述した応答信号やデータ受信ができなければ、バスマスタ２０３がバス２１５へ出力したデータは、まだメモリ２００に格納されていないとみなすことができる。
　図２は、図１の回路構成におけるバスのデータと割り込み信号のタイミングを説明する図である。図２の左側の数字は、図１に示される割り込み信号２１６、２１８，２１９、バス２１４、２１５に対応している。バスマスタ２０３が、ライトリクエストとしてメモリ２００のアドレスＨ１０００へ書き込み命令（Ｗ）をバス２１５へ出力する（タイミングｔ１）。その後、バスマスタ２０３は割り込み信号２１６を出力する（タイミングｔ２）。順序保証回路２１０は、この割り込み信号２１６を受信した後、リードリクエストとしてメモリ２００のアドレスＨ２０００の読み出し命令（Ｒ）を出力する（タイミングｔ３）。順序保証回路２１０がメモリ２００からのデータの読み出しができれば、順序保証回路２１０は、割り込み信号２１９を出力する（タイミングｔ４）。割り込み信号制御回路２０９に割り込み信号２１９が入力されると、ＣＰＵ２０２は、バスマスタ２０５へ動作の指示を出力する。バスマスタ２０５は、ＣＰＵ２０２からの指示に応じて、メモリ２００のアドレスＨ１０００の読み出し命令（Ｒ）を出力する（タイミングｔ５）。バスマスタ２０５は、読み出しを終えると割り込み信号２１８を出力する（タイミングｔ６）。
　なお、順序保証回路２１０が指定するメモリのアドレスは、バスマスタ２０３が指定したアドレスと異なるアドレスで構わない。なぜなら、データを読み出すアドレスや読み出すデータそのものに意味はなく、バス２１５を介してメモリ２００にアクセスすることが目的だからである。また、ライトリクエストのための専用の信号線、リードリクエストのための専用の信号線を用いて、各回路デバイスからメモリコントローラへライトリクエストとリードリクエストを出力する形態でも構わない。
　次に、図３で順序保証回路２１０の動作の説明をする。２１６は図１の割り込み信号２１６に対応し、２１９は図１の割り込み信号２１９に対応している。ライズエッジ、ネクストエントリ、カレントエントリは順序保証回路２１０の内部の信号名である。ＤＭＡステイタスは、順序保証回路２１０の内部の状態を示す。バスマスタ２０３からの割り込み信号２１６が順序保証回路２１０に入力されると（タイミングｔ３３）、割り込み信号２１６の立ち上がりを検出し、ライズエッジをハイレベルにした後、ライズエッジをロウレベルにする。この検出によって、ネクストエントリに記憶される（タイミングｔ３４）。エントリされている信号が他にない場合、ネクストエントリはすぐにカレントエントリへ移り、ＤＭＡステイタスはアイドルからリード（任意のアドレスに対してリードＤＭＡが発行される）に移る（タイミングｔ３５）。このリードのＤＭＡステイタスでは、リードＤＭＡ動作が実行されている状態であり、リードＤＭＡ動作はリードリクエストが発行されてからデータをメモリ２００から読むまでの動作である。従って、メモリ２００に対するリードＤＭＡ動作が完了するということは、その直前に行われたバスマスタ３のライトＤＭＡ動作によって、メモリ２００へデータがライトされたとみなすことができる。このリードＤＭＡ動作により確実にメモリへのデータ転送が完了することが保証される。
　順序保証回路２１０によるリードＤＭＡ動作が終了すると、ＤＭＡステイタスはアイドルに移り、割り込み信号制御回路２０９へ出力される割り込み信号２１９が発行される（タイミングｔ３６）。この割り込み信号２１９を受けて、割り込み信号制御回路２０９は、ＣＰＵ２０２に通知を行う。そして、ＣＰＵ２０２の制御により、次のバスマスタからのリードリクエスト、もしくはライトリクエストが発行される。バスマスタ２０３からの割り込み信号２１６がハイレベルからロウレベルに変化したのを検知して（タイミングｔ３７）、割り込み信号２１９もハイレベルからロウレベルに変化させる（タイミングｔ３８）。
　なお、順序保証回路２１０が行うリードＤＭＡ動作の回数は、バスの調停（アービトレーション）方法に応じて定められる。バスの調停は、バスマスタ２０３、バスマスタ２０４、順序保証回路２１０のうち少なくとも２つの要求（リクエスト）がメモリコントローラに対して同時に行われる場合に、その要求の処理順序を規定する。
　２つの要求がメモリコントローラに対して同時に行われる場合について図４Ａ，４Ｂを用いて説明する。図４Ａに示すように、メモリコントローラ２０１がバス２１５とのアクセス状態を有効にしている間に、バスマスタ２０３はアクセスの要求（２０３Ｒｅｑ）を出力する（タイミングｔ４１）。その後、順序保証回路２１０がアクセスの要求（２１０Ｒｅｑ）を出力する（タイミングｔ４２）場合には、メモリコントローラは、バスマスタ２０３が順序保証回路２１０より先にメモリコントローラにアクセスの要求を行ったことを判断できる。しかし、図４Ｂに示すように、メモリコントローラ２０１がバス２１５とのアクセス状態を無効にしている間に、２０３Ｒｅｑの後に２１０Ｒｅｑが出力された場合には、２０３Ｒｅｑと２１０Ｒｅｑは同時に出力されたと判断される。この理由は、２０３Ｒｅｑと２１０Ｒｅｑの出力後のタイミングｔ４３で、メモリコントローラ２０１がバス２１５とのアクセス状態を無効から有効にしたためである。
　バスの調停がラウンドロビン方式であれば、リードＤＭＡ動作を２回行う。一方、バスの調停が固定優先順位方式であり、順序保証回路２１０の順位がバスマスタ２０３の順位より低ければリードＤＭＡ動作を１回行う。
　図５Ａ，５Ｂは、バスの調停の優先順位についてラウンドロビン方式を説明する図である。ラウンドロビン方式は、バスの使用権の１位の優先順位が与えられたバスマスタは、次のバスの使用権について最下位の優先順位が与えられる。このように、バスの使用権の１位の優先順位は、順に入れ替わる。図５Ａに示すように、優先順位を定めた３つの状態を定められている。例えば、状態１では、バスマスタ２０３の要求の優先順位が一番高く、バスマスタ２０４の要求の優先順位は２番目である。順序保証回路２１０の要求の優先順位は３番目（最下位）である。図５Ｂのように、状態１において、コマンドを受け付け処理すると、状態１を状態２に変える。この処理を繰り返すことで、３つの回路ブロックは、優先順位を高くする機会を等しくすることができる。
　ラウンドロビン方式において、リードＤＭＡ動作を２回行う理由は、図５の状態２や状態３の場合には、順序保証回路２１０が行う１回目のリードＤＭＡ動作はバスマスタ２０３の書き込みの後に行う処理ではないので、上述した順序保証を実現できていない。このため、バスマスタ２０３の書き込みの後に、リードＤＭＡ動作を行うように、２回目のリードＤＭＡ動作を行う。このように、ラウンドロビン方式でバスの調停を行う場合、順序保証回路２１０はリードリクエスト（読み出し要求）を少なくとも２回出力する。一方、バスマスタ２０３の優先順位が順序保証回路２１０の優先順位より高くした状態を維持してバスの調停を行う場合（優先順位固定方式）、順序保証回路２１０は読み出し要求を１回出力すればよい。
　［第２の実施形態］
　図６は、情報処理装置の第２の実施形態を説明する。第１の実施形態と同じ構成については説明を省き、相違する点について説明する。図６では、バス２１５にバスマスタ２２１が接続している。バスマスタ２２１はライトＤＭＡ手段を備えている。このため、バスマスタ２２１は、バスマスタ２０３と同様に、順序保証回路２１０へ割り込み信号２２２を出力する。順序保証回路２１０は、割り込み信号制御回路２０９へ割り込み信号２１９、２２３を出力する。
　図７は、図６の構成における順序保証回路２１０の動作の説明図である。図７の２１６、２１９、２２２、２２３は図６の信号２１６、信号２１９、信号２２２、信号２２３にそれぞれ対応している。第１の実施形態と同様の動作の説明は省く。図７は、順序保証回路２１０が、割り込み信号２２２より先に割り込み信号２１６を受け付けた場合の動作タイミングを説明する図である。第１の実施形態と同様の動作の説明は省く。順序保証回路２１０は、ライズエッジ１、ネクストエントリ１、カレントエントリ１の処理を行う。順序保証回路２１０のＤＭＡステイタスは、アイドルからリード１に移り（タイミングｔ７２）、リードＤＭＡ動作を行う。その後、順序保証回路２１０は、割り込み信号２１９を出力し、順序保証回路２１０のＤＭＡステイタスは、リード１からアイドルに移る（タイミングｔ７４）。一方で、順序保証回路２１０はリードＤＭＡ動作を実行しているタイミングで割り込み信号２２２を検知すると、ライズエッジ２とネクストエントリ２の処理を行う。順序保証回路２１０はカレントエントリの処理を行うと、ＤＭＡステイタスはアイドルからリード２に移り（タイミングｔ７５）、リードＤＭＡ動作を実行する。割り込み信号２２３を出力する。
　［第３の実施形態］
　図８は、情報処理装置の第３の実施形態を説明する。第１の実施形態と同じ構成については説明を省き、相違する点について説明する。図８では、バスマスタ２３１、順序保証回路２３２がバス２１４に接続している。バス２１４にはアービタ２０６が接続されている。バスマスタ２３１は、ライトＤＭＡ手段を備えている。バスマスタ２３１は、バスマスタ２０３と同様に、順序保証回路２３２へ割り込み信号２３４を出力する。順序保証回路２３２は、割り込み信号制御回路２０９へ割り込み信号２３５を出力する。このように、あるバスにメモリへ書き込みを行う回路ブロックが接続されていれば、そのバスには順序保証回路を接続する。
　図９は、図８の構成における順序保証回路２１０、２３２の動作の説明図である。図９の上段側が順序保証回路２１０の動作を示し、図９の下段側が順序保証回路２３２の動作を示す。図９の２１６、２１９、２３４、２３５は図８の信号２１６、信号２１９、信号２３４、信号２３５にそれぞれ対応している。第１の実施形態と同様の動作の説明は省く。バスマスタ２０３とバスマスタ２３１がライトリクエスト（書き込み要求）を出力する。タイミングｔ９０で、順序保証回路２１０は割り込み信号２１６を入力し、順序保証回路２３２は割り込み信号２３４を入力する。順序保証回路２１０のリードリクエストが順序保証回路２３２のリードリクエストより先にメモリコントローラ２０１に受けつけられたため、順序保証回路２１０が順序保証回路２３２より先にリードＤＭＡ動作を行う。ＤＭＡステイタスは、タイミングｔ９１でアイドルからリード３に移り、タイミングｔ９２でリード３からアイドルに移る。順序保証回路２１０のリードＤＭＡ動作を行う間（タイミングｔ９１～ｔ９２）、順序保証回路２３２はバスの応答を待っている状態になる。順序保証回路２３２は動作として、リードリクエストの発行（タイミングｔ９１）から読み出しが完了する（タイミングt９３）までリードの状態が長くなる。
　［第４の実施形態］
　図１０は、情報処理装置の第４の実施形態を説明する。第１の実施形態と同じ構成については説明を省き、相違する点について説明する。図１０に示すように、メモリコントローラ２０１に３つのバスが接続されている。バス２１３のプロトコルとバス２１４のプロトコルが異なるために、バス２１３とバス２１４はバスブリッジ２０７を介して接続されている。バスマスタ２０３と順序保証回路２１０がバス２１３に接続されている。バスマスタ２０３は、データの書き込みのためにデータをバス２１３へ出力する。バス２１３に出力されたデータは、バスブリッジ２０７を介してバス２１４へ転送され、メモリコントローラ２０１へ転送される。バスブリッジ２０７は、バッファ２０８を備えており、バスマスタ２０３が出力したデータも、バッファ２０８で一旦保持される。このようなシステム構成においても、順序保証回路２１０は、割り込み信号２１６を入力すると、リードリクエストを出力し、バス２１４、バスブリッジ２０７、バス２１３を経由してメモリ２００からデータの読み出しを行う。順序保証回路２１０は、この読み出しを行った後、割り込み信号２１９を割り込み信号制御回路２０９へ出力する。以上のように、このようなバスブリッジ２０７を備えた形態であっても、順序保証回路２１０により、メモリ２００へのアクセス順序は保証される。
　［第５の実施形態］
　これまでは、バスマスタの割り込み信号をハードトリガとして、順序保証回路が動作する構成（ハードウエアによる順序保証制御）を説明したが、第５の実施形態では、ソフト制御による割り込み信号（ソフトトリガ）による順序保証制御について説明する。ソフトトリガによって順序保証回路を動作させるためには、上述した実施形態１～実施形態４の回路構成において、ソフトトリガ信号を発生させるようなソフトウエアを組み込むことで構成できる。このソフトトリガ信号は、ＣＰＵが生成するように制御プログラムをシステムに用意する。第５の実施形態での構成は、例えば、図１を用いて説明するならば、バスマスタ２０３は、割り込み信号２１６を順序保証回路２１０へ出力する代わりに、ＣＰＵ２０２へ出力する。ＣＰＵ２０２は、割り込み信号２１６を受信すると制御プログラムに基づいて、トリガ信号を順序保証回路２１０へ出力する構成となっている。この点が、ソフトウエアで実現する第５の実施形態とハードウエアで実現する第１の実施形態との違いである。
　図１１は、順序保証回路の動作のタイミングを説明する図である。図１１においても、順序保証回路の内部信号は、図３と同様である。バスマスタ２０３は、バスにライトリクエストを出力した後、バスマスタ割り込み信号をＣＰＵ２０２へ出力する（タイミングｔ１００）。ＣＰＵ２０２は、この通知に基づいてソフトトリガ信号を出力する（ｔ１０１～ｔ１０２）。順序保証回路２１０は、ソフトトリガ信号に基づいて図３の処理と同様に動作を行い、アイドル状態からリード状態に移り（ｔ１０３）、リードＤＭＡ動作を実行する。リードを完了すると割り込み信号２１９を出力する（ｔ１０４）。このように、順序保証回路２１０が割り込み信号をＣＰＵ２０２から受けることで、読み出し動作を実行する。なお、順序保証回路に２つのバスマスタから通知を受けて動作を行う構成では、一方の割り込み信号をハードトリガに、もう一方の割り込み信号をソフトトリガにする形態でも構わない。この場合には、先に入力した割り込み信号に対応したリードＤＭＡ動作を行う構成にすればよい。
　［インクジェット記録装置の説明］
　次に、上述した実施形態に適用するインクジェット記録装置の説明をする。図１２はインクジェット記録装置１の斜視図である。インクジェット記録装置（以下、記録装置という）は、インクジェット方式に従ってインクを吐出して記録を行う記録ヘッド３をキャリッジ１００２に搭載している。キャリッジ１００２には、キャリッジモータＭ１によって発生する駆動力を伝達機構１００４より伝え、キャリッジ２を矢印Ａ方向に往復移動させる。記録時には、例えば、記録紙などの記録媒体Ｐを給紙機構１００５によって給紙し、記録位置まで搬送する。その記録位置において記録ヘッド３から記録媒体Ｐにインクを吐出することで記録を行う。１００７は記録媒体Ｐを搬送する搬送ローラであり、搬送モータＭ２によって駆動される。
　記録装置１のキャリッジ１００２には記録ヘッド１００３を搭載するのみならず、記録ヘッド３に供給するインクを貯留するインクカートリッジ１００６を装着する。インクカートリッジ１００６はキャリッジ１００２に対して着脱自在になっている。
　図１２に示した記録装置１はカラー記録が可能であり、そのためにキャリッジ２にはマゼンタ（Ｍ）、シアン（Ｃ）、イエロ（Ｙ）、ブラック（Ｋ）のインクを夫々、収容した４つのインクカートリッジを搭載している。これら４つのインクカートリッジは夫々独立に着脱可能である。
　さて、キャリッジ１００２と記録ヘッド１００３とは、両部材の接合面が適正に接触されて所要の電気的接続を達成維持できるようになっている。記録ヘッド１００３は、記録信号に応じてエネルギーを印加することにより、複数の吐出口からインクを選択的に吐出して記録する。特に、この記録ヘッド１００３は、熱エネルギーを利用してインクを吐出するインクジェット方式を採用している。このため、記録ヘッド１００３には熱エネルギーを発生するために電気熱変換体を備えている。
　本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために以下の請求項を添付する。

Claims (7)

  1. 　第１のバスと第２のバスに接続し、メモリへのデータの書き込みと前記メモリからのデータの読み出しを制御するメモリ制御部を備える情報処理装置であって、
    前記情報処理装置を制御する制御部と、
    　前記第１のバスに接続し、データの書き込み要求を前記メモリ制御部に出力するとともに、通知信号を出力する第１の回路デバイスと、
    前記第１のバスに接続し、前記通知信号に基づいて前記メモリ制御部に対してデータの読み出し要求を出力し、前記データ読み出し要求の応答に基づいて割り込み信号を前記制御部へ出力する第２の回路デバイスと、
    　前記第２のバスに接続し、前記割り込み信号が入力された前記制御部からの指示に基づき、前記メモリに格納されたデータの読み出し要求を前記メモリ制御部に出力する第３の回路デバイスと、
    　を備えることを特徴とする情報処理装置。
  2. 　前記第１のバスに接続し、データの書き込み要求を前記メモリ制御部に出力するとともに、第２の通知信号を前記第２の回路デバイスへ出力する第４の回路デバイスを備え、
    前記第２の回路デバイスは、前記通知信号と前記第２の通知信号に応じて、前記メモリ制御部に対してデータの読み出し要求をそれぞれ出力することを特徴とする請求項１に記載の情報処理装置。
  3. 　前記第１のバスに出力される要求に対して前記第１の回路デバイスの優先順位が前記第２の回路デバイスの優先順位より高くした状態を維持して調停を行う場合、前記第２の回路デバイスは読み出し要求を１回出力することを特徴とする請求項１に記載の情報処理装置。
  4. 　前記第１のバスに出力される要求に対してラウンドロビン方式で調停を行う場合、前記第２の回路デバイスは読み出し要求を少なくとも２回出力することを特徴とする請求項１に記載の情報処理装置。
  5. 　前記メモリ制御部は、前記第１のバスとのアクセスと前記第２のバスとのアクセスを時分割で行うことを特徴とする請求項３又は４に記載の情報処理装置。
  6. 　前記制御部は、前記第１の回路デバイスから前記通知信号を受信し、第２の回路デバイスへ第３の通知信号を出力し、
    　第２の回路デバイスは、前記第３の通知信号に基づいて前記メモリ制御部に対してデータの読み出し要求を出力し、前記データ読み出し要求の応答に基づいて割り込み信号を前記制御部へ出力することを特徴とする請求項１に記載の情報処理装置。
  7. 　請求項１乃至６のいずれか１項の情報処理装置と記録ヘッドとを備えた記録装置。
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