JP5078540B2

JP5078540B2 - 記録装置及びデータ転送方法

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Publication number: JP5078540B2
Application number: JP2007271781A
Authority: JP
Inventors: 幸典西川
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Priority date: 2007-10-18
Filing date: 2007-10-18
Publication date: 2012-11-21
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Also published as: JP2009099065A

Description

本発明は、記録媒体に対して画像を記録するカラープリンタ等の記録装置及びその記録方法に関し、詳細には、内部のモジュール間インタフェースに高速シリアルインタフェースを用いた記録装置及びそのデータ転送方法に関する。

従来から、記録ヘッドのノズルからインクを吐出させ、記録媒体上に画像の記録を行うインクジェット方式の記録装置が知られている。

パーソナルコンピュータ、複写装置、ワードプロセッサ等のＯＡ機器は、高機能となると共にカラー化している。このため、これらの機器で形成した画像を出力する記録装置の１つとして様々なカラーインクジェット記録装置が提供されている。

代表的なインクジェット記録装置は、記録ヘッド及びインクタンクを搭載するキャリッジと、記録媒体を搬送する搬送機構と、これらの動作を制御する制御手段とを具えている。そして、複数のノズルからインクを吐出させる記録ヘッドを記録媒体の搬送方向（以下、「副走査方向」ともいう）と直交する方向（以下、「主走査方向」ともいう）にシリアルにスキャンさせる。そしてそのスキャンと共にキャリッジの位置情報に同期して記録媒体に対してインクを吐出し、一方でこのスキャンとスキャンとの間に記録幅に関連した量で記録媒体を間欠搬送し、スキャンと記録媒体の搬送とを複数回繰り返すことにより全画像領域を記録する。

カラー記録を行う場合は、複数の色のインクにそれぞれ対応した複数の記録ヘッドを備え、これらの記録ヘッドから吐出されるインク滴を重ねあわせること又は近接して着弾させることによりカラー画像を記録する。

ホスト装置からインクジェット記録装置に送信された記録データはインクを吐出させる為に、ＲＧＢデータからＣＭＹデータへの色空間変換、２値化処理、ラスタ−カラム変換等の様々な処理を経て、ヘッド吐出データとなる。

一方で、多くのノズルから同時にインクを吐出する場合、その瞬間に多くの電力を消費することとなる。インクジェット記録装置に供給される電力は決まっているため、その場合、例えばヒータなどの記録素子に印加する電圧が降下することがある。そして、この電圧の降下によってインクの吐出不良が生じる場合がある。このようなインクの吐出不良を防止するために、同時にインクを吐出するノズル数を事前に把握し、多くの電力を消費する場合には、記録パターンを変更する方法が開示されている（特許文献１参照）。

インクジェット記録装置は、比較的簡便で優れた記録手段であるため、幅広い産業分野で需要が高まっている。また、インクジェット記録装置には、高速で記録すること及び記録画素を微細化することにより高画質で記録することが求められている。これらのことにより、インクジェット記録装置が単位時間に処理すべき記録データはより増加している。

このため、各チップ間等における大容量及び高速でのデータ転送は、ＵＳＢ、ＩＥＥＥ１３９４、ＰＣＩＥｘｐｒｅｓｓ等の種々の高速シリアル転送方式のシリアルインタフェースを用いて行われており、その転送速度は数Ｇｂｐｓを満たすものもある。これらを用いて、記録データの処理を行う各チップ間（機器間、ボード間でも良い）の通信を行う際、受信側のチップのデータ処理速度よりもシリアルインタフェースのデータ転送速度が上回る場合、このデータ転送速度を必要に応じて変更する必要がある。

従来から、このような場合、必要に応じてシリアルインタフェースのデータ転送速度を変更する方法が種々開示されている。例えば、特許文献２では、本体装置と端末装置がシリアルインタフェースを介してデータの送受信を行なう構成において、以下の方法が記載されている。すなわち、本体装置から入力されるクロック切り換え信号により、端末装置内のシリアル通信に用いるクロックの周期を切り換えることで、シリアルインタフェースのデータ転送速度を変更可能にする方法が記載されている。
特開平０５−２６９９８７号公報特開平０４−２８７４５８号公報

上記特許文献２の方法は、シリアル通信に用いるクロックの周期を変更することでシリアルインタフェースの転送速度を変更する。しかしながら、シリアルデータの中にクロックを埋め込むことでシリアルデータとクロックの転送を１本の信号線で行う８ｂ／１０ｂ符号化方式等を採用したＩＥＥＥ１３９４、ＰＣＩＥｘｐｒｅｓｓ等のインタフェースでは、この方法を用いることが出来ない。

また、特許文献２の方法は、シリアル転送に用いる信号線以外にサイドバンド信号の信号線を用いているが、Ｉ／Ｏピン数やチップを実装する基板の構成上の制限等から、サイドバンド信号を備えることが困難となる場合もある。

そこで、本発明は上記課題を解決するためになされたものであり、シリアルインタフェースで接続された２点間でデータ転送を行う際、余分な信号線を追加することなくデータの転送速度を段階的に制御することが可能な記録装置を提供することを目的とする。また、そのデータ転送方法を提供することを目的とする。

上記課題を解決するための本発明は、ホスト装置から入力された記録データに基づいて記録ヘッドを用いて記録を行う記録装置であって、第１のＤＭＡコントローラを備え、前記ホスト装置から入力した記録データを、前記記録ヘッドでの記録のために画像処理し、当該画像処理された記録データを第１のメモリに格納し、前記第１のメモリに格納された記録データを、前記第１のＤＭＡコントローラによって読み出してシリアルインタフェースを介して出力する第１の制御回路と、前記シリアルインタフェースを介して前記第１の制御回路から入力した前記記録データを一時的に格納する受信バッファと、前記受信バッファの書き込み可能領域が第１の所定量より少なくなった場合に前記第１のＤＭＡコントローラが前記受信バッファへ前記第１のメモリに格納された記録データを書き込む際の前記シリアルインタフェースの転送速度を遅くするように制御する転送速度の制御回路と、前記記録ヘッドを用いた記録に関わる情報を第２のメモリから読み出して前記シリアルインタフェースを介して前記第１の制御回路に出力するための第２のＤＭＡコントローラと、を備え、前記第１の制御回路から入力した前記記録データに基づいて前記記録ヘッドを駆動して記録を行わせる第２の制御回路と、前記記録ヘッドを用いた記録が開始された後、前記受信バッファの書き込み可能領域が第２の所定量より少なくなった場合に、前記第２のＤＭＡコントローラが前記記録に関わる情報を送信可能な状態に設定し、前記受信バッファの書き込み可能領域が前記第２の所定量以上となった場合に、前記第２のＤＭＡコントローラによる前記記録に関わる情報の送信を禁止する状態に設定する設定手段とを備えることを特徴とする。

本発明によれば、シリアルインタフェースで接続された２点間でデータ転送を行う際、余分な信号線を追加することなくデータの転送速度を段階的に制御することが可能となる。

以下に、本発明の実施例について図面を参照して詳細に説明する。

なお、この明細書において、「記録」（以下、「プリント」とも称する）とは、文字、図形等有意の情報を形成する場合のみならず、有意無意を問わず、広く記録媒体上に画像、模様、パターン等を形成する、又は媒体の加工を行う場合も表すものとする。また、人間が視覚で知覚し得るように顕在化したものであるか否かを問わない。

また、「記録媒体」とは、一般的な記録装置で用いられる紙のみならず、広く、布、プラスチック・フィルム、金属板、ガラス、セラミックス、木材、皮革等、インクを受容可能なものも表すものとする。

また、「インク」とは、上記「記録」の定義と同様広く解釈されるべきもので、記録媒体上に付与されることによって、画像、模様、パターン等の形成又は記録媒体の加工、或いはインクの処理に供され得る液体を表すものとする。インクの処理としては、例えば記録媒体に付与されるインク中の色剤の凝固又は不溶化させることが挙げられる。

（実施例１）
図２は、本実施例のインクジェット記録装置の主に記録部の概略構成を示す斜視図である。

図２において、２０１はインクタンクを示し、ブラック（Ｂｋ）、シアン（Ｃ）、マゼンタ（Ｍ）、イエロ（Ｙ）の４色のインクを個別に貯留する。

２０２は、ヘッドカートリッジを示し、インクタンク２０１に貯留されるそれぞれのインクに対応した記録ヘッドが１色あたり２つずつの合計８つ備えられた１つのユニットである。すなわち、ヘッドカートリッジ２０２には、Ｂｋ、Ｃ、Ｍ及びＹのそれぞれのインクを吐出する記録ヘッドが各色２つずつ、合計８つ備えられている。

２０３は、インクタンク２０１及び記録ヘッドを備えたヘッドカートリッジ２０２をそれぞれ着脱自在に装着するキャリッジである。キャリッジ２０３は、ガイド軸２１０と摺動自在に係合することによりガイド軸２１０に沿って移動することができる。

２０４は、キャリッジ２０３に対向する面に設けられたエンコーダスケールであり、３００ｄｐｉの間隔でスリットが設けられている。そして、不図示のエンコーダセンサは、光をこのエンコーダスケール２０４に照射してその透過光を受光し、キャリッジ２０３の走査位置に関する信号を出力する。

２０５は紙送りローラであり、補助ローラ２０６とともに記録媒体２０９を挟持しつつ図の矢印の方向に回転することにより、記録媒体２０９を図中ｙ方向に搬送することができる。また、２０７及び２０８は一対の給紙ローラを示し、記録媒体２０９を挟持しながらその給紙を行う。

図１は、本実施例のインクジェット記録装置の基本構成を示すブロック図である。以下に、本実施例のインクジェット記録装置が備える構成ユニットをその機能と共に説明する。

１０１は第１の制御回路であり、パーソナルコンピュータやデジタルカメラなどの上位装置である外部のホスト装置１０２とＵＳＢ等の汎用インタフェース（Ｉ／Ｆ）で接続されている。また、ホスト装置１０２から送信されてきた記録データや、内部で処理を行った記録データを一時的に格納する為の第１のメモリ１０７、シリアルインタフェース（Ｉ／Ｆ）Ｆ１２６とも接続されている。

第１の制御回路１０１は、Ｉ／Ｆコントローラ１０３、ＣＰＵ１０４、モータ制御回路１０５、第１のメモリコントローラ１０６、第１のＤＭＡコントローラ（ＤＭＡＣ）１０８、画像処理回路１０９を有する。また、第１のレジスタＩ／Ｆ１１０、第１のシリアルＩ／Ｆコントローラ１１１、内部パラレルバス１１２を有する。第１の制御回路１０１内の各ブロックの機能は以下に示す通りである。

Ｉ／Ｆコントローラ１０３は、ホスト装置１０２との通信を制御している。具体的には、ホスト装置１０２から送信された記録データを内部パラレルバス１１２に接続されている第１のメモリコントローラ１０６に対して送信すること、インクジェット記録装置のステータスをホスト装置１０２に通知することなどをしている。

ＣＰＵ１０４は、第１の制御回路１０１及び第２の制御回路１１３内の各ブロック（構成要素）の設定を行い、インクジェット記録装置全体の制御を行う。

モータ制御回路は、キャリッジ２０３及び紙送りローラ２０５を駆動するためのモータを制御するための回路である。

第１のメモリコントローラ１０６は、各ブロックから第１のメモリ１０７へのリード及びライトの要求を制御し、第１のメモリ１０７へのリード及びライトを行う。

第１のＤＭＡＣ１０８は、シリアルＩ／Ｆ１２６を介して第２の制御回路１１３に送信する為の、２値化処理済みの記録データを第１のメモリ１０７からリードして、第１のシリアルＩ／Ｆコントローラ１１１に対して送信する。

画像処理回路１０９は、ホスト装置１０２から送信され、第１のメモリ１０７に格納されている記録データを読み出し、記録データに対してＲＧＢデータからＣＭＹデータへの色空間変換処理や２値化処理を施す。これらの処理を行った後、再度、第１のメモリ１０７にデータを格納する。

第１のレジスタＩ／Ｆ１１０は、第１の制御回路１０１内の各ブロックのレジスタ設定を行う為のインタフェースである。各ブロックのレジスタに対するアクセスの要求が内部パラレルバス１１２上に存在すれば、指定されたアドレスのレジスタに対してリード及びライトのアクセスを行う。アクセスがリードであった場合には、指定されたアドレスのレジスタからリードしたデータを、要求元のブロックに対して送信する。

図６に、第１のレジスタＩ／Ｆ１１０と第１の制御回路１０１内の各ブロックの接続形態を表した図を示す。第１のレジスタＩ／Ｆ１１０は、第１のシリアルＩ／Ｆコントローラ１１１、画像処理回路１０９、第１のＤＭＡＣ１０８、第１のメモリコントローラ１０６、モータ制御回路１０５、Ｉ／Ｆコントローラ１０３のレジスタ群６０１〜６０６に接続されている。なお、この接続は、内部パラレルバス１１２とは別のバス（信号ライン）で接続されている。各ブロックから内部パラレルバス１１２を経由して何れかのブロックのレジスタ群にアクセスの要求があった場合には、アドレスによりアクセスすべきブロックのレジスタ群を判断する。

第１のシリアルＩ／Ｆコントローラ１１１は、内部パラレルバス１１２とシリアルＩ／Ｆ１２６とのプロトコル変換を行い、第２の制御回路１１３とのデータの送受信を制御する。

１１３は第２の制御回路であり、第１の制御回路１０１から送信されてきた記録データや、内部で処理を行った記録データを一時的に格納する為の第２のメモリ１２０と接続されている。また、インクを吐出し、記録媒体に記録を行う記録ヘッド１２５、第１の制御回路１０１と接続されるシリアルＩ／Ｆ１２６とも接続されている。

第２の制御回路１１３の内部は、第２のシリアルＩ／Ｆコントローラ１１４、受信バッファ制御回路１１５、受信バッファ１１６、第２のＤＭＡＣ１１７、第２のレジスタＩ／Ｆ１１８、第２のメモリコントローラ１１９を有する。また、内部パラレルバス１２１、プリントバッファコントローラ１２２、ヘッド吐出データ用ＳＲＡＭコントローラ１２３、ヘッド吐出波形生成コントローラ１２４を有する。これら第２の制御回路１１３内の各ブロックの機能は以下に示す通りである。

第２のシリアルＩ／Ｆコントローラ１１４は、内部パラレルバス１２１とシリアルＩ／Ｆ１２６とのプロトコル変換を行い、第１の制御回路１０１とのデータの送受信を制御する。

受信バッファ１１６は、シリアルＩ／Ｆ（シリアルバス）１２６を経由して第１の制御回路１０１から送信された記録データを第２のメモリ１２０に格納する為に、一旦バッファリングするためのものである。

受信バッファ制御回路１１５は、受信バッファ１１６からのデータの入出力の制御、受信バッファ１１６の書き込み可能な領域の把握などを行う。

第２のＤＭＡＣ１１７は、記録ヘッド１２５から同時に吐出されるインクのドット数をシリアルＩ／Ｆ１２６、第１の制御回路１０１を介して第１のメモリ１０７に送信する。このために、第２のメモリ１２０からこのドット数をリードして、第２のシリアルＩ／Ｆコントローラ１１４に対して送信する。

第２のレジスタＩ／Ｆ１１８は、第２の制御回路１１３内の各ブロックのレジスタ設定を行う為のインタフェースである。各ブロックのレジスタに対するアクセスの要求が内部パラレルバス１２１上に存在すれば、指定されたアドレスのレジスタに対してリード及びライトのアクセスを行う。アクセスの要求がリードであった場合には、指定されたアドレスのレジスタからリードしたデータを、要求元のブロックに対して送信する。なお、第２のレジスタＩ／Ｆ１１８と第２の制御回路１１３内の各ブロックとの接続形態は、図６に示した第１のレジスタＩ／Ｆ１１０と第１の制御回路１０１内の各ブロックの接続形態と同様の形態となっている。

第２のメモリコントローラ１１９は、各ブロックから第２のメモリ１２０へのリード及びライトの要求を制御し、第２のメモリ１２０へのリード及びライトを行う。

プリントバッファコントローラ１２２は、キャリッジ２０３の位置情報を元にして、記録ヘッド１２５からインクを吐出する為のデータを第２のメモリ１２０からリードする。そして第２のメモリ１２０からリードした記録データの中から必要な記録データを揃えてヘッド吐出データ用ＳＲＡＭコントローラ１２３へ送信する。また、同時に吐出するインクのドット数をカウントしたデータ（以下ドットカウントデータ）を第２のメモリ１２０に格納する。

ヘッド吐出データ用ＳＲＡＭコントローラ１２３は、プリントバッファコントローラ１２２から受信した記録データを同時に吐出する記録データのグループに分割する。そして分割された記録データを一旦ＳＲＡＭに格納し、エンコーダスケール２０４から入力されるキャリッジ２０３の位置情報に基づいて、同時に吐出する記録データをＳＲＡＭから読み出し、ヘッド吐出波形生成コントローラ１２４に転送する。

ヘッド吐出波形生成コントローラ１２４では、ヘッド吐出データ用ＳＲＡＭコントローラ１２３から受信したデータを記録ヘッド１２５に送信する。そしてこのデータとドットカウントデータとから記録ヘッド１２５に印加される電圧の降下分を類推し、記録ヘッド１２５を適切に駆動するためのパルス波形を生成し、記録ヘッド１２５に送信する。

図３は、記録データが第１のメモリ１０７からシリアルＩ／Ｆ、第２の制御回路１１３を経由して第２のメモリ１２０に格納されるまでのルートを示している。図中の矢印３０１がそれを示すルートであり、順を追って説明すると以下の通りになる。尚、ここでの記録データは画像処理回路１０９で色空間変換処理、２値化処理を既に行なわれている記録データである。

まず、第１のＤＭＡＣ１０８は第１のメモリ１０７から記録データをリードし、記録データは第１のメモリコントローラ１０６を経由して第１のＤＭＡＣ１０８内のバッファ内に一旦格納される。次に、第１のＤＭＡＣ１０８は受信バッファ１１６に対して記録データを送信する。第１のＤＭＡＣ１０８内のバッファから受信バッファ１１６に向けて送信された記録データは、第１の制御回路１０１内の内部パラレルバス１１２を経由して第１のシリアルＩ／Ｆコントローラ１１１に入力される。第１のシリアルＩ／Ｆコントローラ１１１では、記録データをシリアルＩ／Ｆ１２６用のプロトコルに変換し第２のシリアルＩ／Ｆコントローラ１１４に送信する。なお、データを転送する際には、転送先のアドレスが一緒に転送される。内部パラレルバス１１２における記録データの転送は、転送先である第１のシリアルＩ／Ｆコントローラ１１１のアドレスに基づいて行われる。内部パラレルバス１２１における記録データの転送は、転送先である受信バッファのアドレスに基づいて行われる。

第２のシリアルＩ／Ｆコントローラ１１４で受信された記録データは、第２の制御回路１１３内の内部パラレルバス１２１用のプロトコルに変換される。そして、受信バッファ１１６に向けて送信され、受信バッファ制御回路１１５を経由して受信バッファ１１６に格納される。受信バッファ１１６に格納された記録データはその後、受信バッファ制御回路１１５により、読み出されて第２のメモリコントローラ１１９を経由して第２のメモリ１２０に格納される。尚、受信バッファ制御回路１１５は受信バッファ１１６への記録データの入出力を監視し、受信バッファ１１６の書き込み可能な領域が受信バッファ１１６の全領域に対してどの程度あるかを常に把握している。

図４及び図７は、受信バッファ１１６の書き込み可能な領域に応じて、記録データの転送量を制御するために受信バッファ制御回路１１５が、第１のＤＭＡＣ１０８のレジスタにアクセスするルートを示している。

図４の矢印４０１は、受信バッファ制御回路１１５から第１のレジスタＩ／Ｆ１１０までのルートである。まず、受信バッファ制御回路１１５の監視の結果により受信バッファ１１６の書き込み可能な領域がある所定量となったと判断された場合、受信バッファ制御回路１１５は、第２の制御回路１１３内の内部パラレルバス１２１に警告信号を送信する。その内容は第１のＤＭＡＣ１０８内のレジスタ群６０３中における送信量あるいは送信速度を制御するレジスタを指すアドレス、及び書き込み可能な領域に対応したデータである。アドレスが第１のＤＭＡＣ１０８内のレジスタを指すことから、そのアドレスとデータは第２のシリアルＩ／Ｆコントローラ１１４が受信し、シリアルＩ／Ｆ１２６用のプロトコルに変換されて第１のシリアルＩ／Ｆコントローラ１１１に送信される。シリアルＩ／Ｆ１２６を介して第１のシリアルＩ／Ｆコントローラ１１１で受信されたアドレスとデータは第１の制御回路１０１内の内部パラレルバス１１２用のプロトコルに変換される。その後、第１のレジスタＩ／Ｆ１１０に向けて送信される。

そして、図７に示すように第１のレジスタＩ／Ｆ１１０を経由して第１のＤＭＡＣ１０８内に設けられている送信量（転送量）や送信速度（転送速度）を制御するレジスタに書き込まれる。第１のＤＭＡＣ１０８には、転送を制御する転送制御部（転送制御回路）を備えている。この転送制御部は、レジスタに設定される値に基づき制御を行う。

尚、この受信バッファ制御回路１１５から第１のＤＭＡＣ１０８内の送信量を制御するレジスタへのアクセスは、内部パラレルバス１２１、内部パラレルバス１１２、シリアルＩ／Ｆ１２６において最も高いプライオリティで転送が行われるよう設定されている。

図８は、受信バッファ１１６の書き込み可能な領域の量と第１のＤＭＡＣ１０８内の送信量を制御するレジスタに書き込まれるデータと、それに対応した第１のＤＭＡＣ１０８の送信モードを示した表である。

記録開始時にはＣＰＵ１０４により、レジスタライトデータは００００００００ｈに設定されており、表に示されたデータは同じアドレスに対し順次上書きされていく。第１のＤＭＡＣ１０８はこのレジスタライトデータを判別することによりレジスタの状態をチェックする。表中の通常送信モードは、画像処理回路１０９で色空間変換処理及び２値化処理が行われた記録データが存在する限り、送信を行い続けるモードである。また、スロー送信モードは、受信バッファ１１６が一杯になった場合に上書きすることが無いように、前記通常送信モードよりも記録データの転送速度が遅くなるように記録データの送信間隔を設定したモードである。すなわち図３、図４、図７で示したルートに沿ってデータが転送されるのに要する時間の最大値よりも記録データの送信間隔を長く設定したモードである。また、送信停止モードとは第１のＤＭＡＣ１０８が記録データの送信を行わないモードである。

図９は本実施例における、受信バッファ制御回路１１５が第１のＤＭＡＣ１０８による記録データの送信を制御する手順を示すフローチャートである。

まず、ステップＳ１１０において、第１のＤＭＡＣ１０８内の送信量を制御するレジスタライトデータをＣＰＵ１０４が００００００００ｈ、すなわち通常送信モードに設定する。

次に、ステップＳ１２０では、第１のＤＭＡＣ１０８は記録データを第１のメモリ１０７から受信バッファ１１６へ転送を開始し、その後ステップＳ１３０に進む。

ステップＳ１３０では、受信バッファ制御回路１１５によって受信バッファ１１６の書き込み可能領域が予め定められた閾値である２０％未満か否かが判断される。ステップＳ１３０において、受信バッファ１１６の書き込み可能領域が２０％以上であった場合はステップＳ１７０に進む。一方、ステップＳ１３０において、受信バッファ１１６の書き込み可能領域が２０％より小さかった場合はステップＳ１４０に進む。

ステップＳ１４０では、受信バッファ制御回路１１５によって受信バッファ１１６の書き込み可能領域が０％か否かが判断される。ステップＳ１４０において、受信バッファ１１６の書き込み可能領域が０％でなかった場合はステップＳ１５０に進む。ステップＳ１５０では、受信バッファ制御回路１１５によって、第１のＤＭＡＣ１０８内の送信量を制御するレジスタライトデータが０００００００１ｈ、すなわちスロー送信モードに設定される。そして、その後、ステップＳ１７０に進む。一方、ステップＳ１４０において、受信バッファ１１６の書き込み可能領域が０％であった場合はステップＳ１６０に進む。ステップＳ１６０では、受信バッファ制御回路１１５によって、第１のＤＭＡＣ１０８内の送信量を制御するレジスタデータが０００００００２ｈ、すなわち記録データの転送をストップする送信停止モードに設定される。そして、その後、ステップＳ１７０に進む。

ステップＳ１７０では、記録が終了したか否かを判断する。ステップＳ１７０において、記録が終了していなかった場合にはステップＳ１３０に戻り、ステップＳ１３０からステップＳ１６０までの処理を繰り返す。ステップＳ１７０において、記録が終了していた場合には処理を終了する。

なお、受信バッファ制御回路１１５は、送信停止モードに設定されており受信バッファ１１６の書き込み可能領域が０％でなくなった場合、スロー送信モードに設定するようレジストライトデータを送信するようにすることが好ましい。また、スロー送信モードに設定されており受信バッファ１１６の書き込み可能領域が２０％以上となった場合に、通常送信モードに設定するようレジストライトデータを送信するようにすることが好ましい。別の表現をすると、受信バッファの書き込み可能領域が回復するとその回復量に応じて、警告信号によって行った転送速度の低下または転送のストップを解除し、転送速度を回復させることが好ましい。

ドットカウントデータはプリントバッファコントローラ１２２の制御により第２のメモリ１２０に格納されている。これをＣＰＵ１０４がリードを行おうとすると、第１の制御回路１０１の内部パラレルバス１１２、シリアルＩ／Ｆ１２６、第２の制御回路１１３の内部パラレルバス１２１を経由することになり、非常にレイテンシが大きくなってしまう。そこでドットカウントデータは第２のＤＭＡＣ１１７により第２のメモリ１２０から第１のメモリ１０７に再格納する構成となっている。図５は、ドットカウントデータが第２のメモリ１２０からシリアルＩ／Ｆ１２６、第１の制御回路１０１を経由して第１のメモリ１０７に格納されるまでのルートを示している。図中の矢印５０１がそれを示すルートであり、順を追って説明すると以下の通りになる。

まず、第２のＤＭＡＣ１１７が第２のメモリ１２０からドットカウントデータをリードし、ドットカウントデータは第２のメモリコントローラを経由して第２のＤＭＡＣ１１７内のバッファ内に一旦格納される。次に、第２のＤＭＡＣ１１７は第１のメモリ１０７に対してドットカウントデータを送信する。第２のＤＭＡＣ１１７内のバッファから第１のメモリ１０７に向けて送信されたドットカウントデータは、第２の制御回路１１３内の内部パラレルバス１２１を経由して第２のシリアルＩ／Ｆコントローラ１１４に入力される。第２のシリアルＩ／Ｆコントローラ１１４は、記録データをシリアルＩ／Ｆ１２６用のプロトコルに変換し第１のシリアルＩ／Ｆコントローラ１１１に送信する。第１のシリアルＩ／Ｆコントローラ１１１で受信された記録データは、第１の制御回路１０１内の内部パラレルバス１１２用のプロトコルに変換され、第１のメモリコントローラ１０６を経由して第１のメモリ１０７に向けて送信され、これに格納される。

図１０は、記録モード及び受信バッファ１１６の書き込み可能領域に対して、第２のＤＭＡＣ１１７がドットカウントデータを送信可能か否かについて示した表である。高速ドラフト記録モードにおいてはドットカウントデータをＣＰＵ１０４が参照しない為、ドットカウントデータの送信は行わない。

図１１は、本実施例における第２のＤＭＡＣ１１７がドットカウントデータを送信処理する手順を示すフローチャートである。

まず、ステップＳ２１０では、ＣＰＵ１０４が第２のＤＭＡＣ１１７を送信禁止に設定する。

次に、ステップＳ２２０では、記録モードが通常モードか否かを判断する。ステップＳ２２０において、記録モードが通常モードでなかった場合は、高速ドラフトモードであり、この場合はステップＳ２３０に進む。ステップＳ２３０では、ドットカウントデータをＣＰＵ１０４は参照しない。このため、記録が終了するまで第２のＤＭＡＣ１１７はドットカウントデータを送信禁止に設定されたまま維持され、記録が終了した場合には処理を終了する。一方、ステップＳ２２０において、記録モードが通常モードであった場合は、ステップＳ２５０に進む。

ステップＳ２５０では、受信バッファ１１６の書き込み可能領域が４０％未満か否かを受信バッファ制御回路１１５からの情報により第２のＤＭＡＣ１１７が判断する。ステップＳ２５０において、受信バッファ１１６の書き込み可能領域が４０％未満あった場合には、ステップＳ２６０に進む。ステップＳ２６０では第２のＤＭＡＣ１１７がドットカウントデータを第１のメモリ１０７に送信可能なように設定してステップＳ２８０に進む。一方、ステップＳ２５０において、受信バッファ１１６の書き込み可能領域が４０％未満でなかった場合は、ステップＳ２７０に進む。ステップＳ２７０では、第２のＤＭＡＣ１１７を送信禁止に設定し、そして、その後にステップＳ２８０に進む。

ステップＳ２８０では、記録が終了したか否かを判断する。ステップＳ２８０において、記録が終了していなかった場合は、ステップＳ２５０に戻り、ステップＳ２５０からステップＳ２７０までの処理を繰り返す。ステップＳ２８０において、記録が終了していた場合には処理を終了する。

（実施例２）
本実施例のインクジェット記録装置の基本構成は実施例１と同様であり、図１に示されるブロック図及び図２に示される概略構成と同様である。また、図３から図７に示される、第１のレジスタＩ／Ｆ１１０と第１の制御回路１０１内の各ブロックの接続形態、各データが各ブロック間を転送されるルートも同様である。また、図８に示される、受信バッファ１１６の書き込み可能な領域の量と、第１のＤＭＡＣ１０８内の送信量を制御するレジスタに書き込まれるデータ及び第１のＤＭＡＣ１０８の送信モードとの対応も同様である。さらに、図９に示される、受信バッファ制御回路１１５が第１のＤＭＡＣ１０８の記録データの送信を制御する手順も同様である。

図１２は、第２のメモリ１２０内の記録データ量、及び受信バッファ１１６の書き込み可能領域に対して、第２のＤＭＡＣ１１７がドットカウントデータを送信可能か否かについて示した表である。第２のメモリ１２０内の記録データが１スキャン分以上存在する場合、受信バッファ１１６の書き込み可能領域が４０％以上ならばドットカウントデータは送信可能である。しかし、受信バッファ１１６の書き込み可能領域が４０％未満ならばドットカウントデータは送信禁止である。また、第２のメモリ１２０内の記録データが１スキャン分未満しか存在しない場合、受信バッファ１１６の書き込み可能領域に関わらず送信禁止である。

図１３は、本実施例における、第２のＤＭＡＣ１１７がドットカウントデータを送信処理する手順を示すフローチャートである。なお、図１１のフローチャートと共通するステップにおける説明は省略する。

ステップＳ２１０は、図１１のフローチャートと共通するため説明を省略する。

ステップＳ２４０では、第２のメモリ１２０の記録データが１スキャン分以上存在するか否かを判断する。ステップＳ２４０において、第２のメモリ１２０の記録データが１スキャン分以上存在した場合は、ステップＳ２５０に進む。また、第２のメモリ１２０の記録データが１スキャン分以上存在しなかった場合は、ステップＳ２７０に進む。

ステップＳ２５０からステップＳ２８０までは図１１のフローチャートと共通するため説明を省略する。なお、ステップＳ２８０において、記録が終了していなかった場合はステップＳ２４０に戻りステップＳ２４０からステップＳ２７０までの処理を繰り返し、記録が終了していた場合は処理を終了する。

なお、上記実施例１及び実施例２では、受信バッファ１１６の書き込み可能領域が２０％と０％になった時に、第１のＤＭＡＣ１０８の送信モードが切り換わるように受信バッファ制御回路１１５は動作する。この送信モードが切り換わる受信バッファ１１６の書き込み可能領域の閾値については任意に設定しても良い。

また、上記実施例１では、通常記録モード時に受信バッファ１１６の書き込み可能領域が４０％の時を閾値として、ドットカウントデータの送信の可否を決定している。一方で上記実施例２では、第２のメモリ１２０内の記録データ量が１スキャン分以上存在する場合であって、受信バッファ１１６の書き込み可能領域が４０％の時を閾値として、ドットカウントデータの送信の可否を決定している。このドットカウントデータの送信の可否を決定している受信バッファ１１６の書き込み可能領域の閾値については任意に設定しても良い。

上記実施例１及び実施例２では、受信バッファの書き込み可能な領域がどの程度あるかにより、受信バッファ制御回路は、シリアルインタフェースを介しての第１のＤＭＡコントローラのレジスタにアクセスし、記録データの転送量を制御している。このことにより、余分な信号線を追加することなくシリアルインタフェースで接続された回路間のデータ転送制御を実現することが可能となる。

加えて、受信バッファ制御回路は第２のＤＭＡＣに対しても受信バッファの書き込み可能な領域がどの程度あるかを通知している。そして、この時の記録モードまたは第２のメモリにある記録データの量に基づいて、第２のＤＭＡコントローラは第１の制御回路に接続される第１のメモリに記録に関する情報を転送する。このことにより、シリアルインタフェースの帯域に余裕がある時に、記録データの転送を妨げることなく記録に関する情報を転送することが可能となる。

本発明のインクジェット記録装置の基本構成を示すブロック図である。本発明のインクジェット記録装置の主に記録部の概略構成を示す斜視図である。記録データが第１のメモリから第２のメモリに格納されるまでのルートを示した図である。受信バッファの書き込み可能な領域に応じて、記録データの転送量を制御するために受信バッファ制御回路が、第１のＤＭＡＣのレジスタにアクセスするルートの一部を示した図である。ドットカウントデータが第２のメモリから第１のメモリに格納されるまでのルートを示した図である。第１のレジスタＩ／Ｆと第１の制御回路内の各ブロックの接続形態を表した図である。受信バッファの書き込み可能な領域に応じて、記録データの転送量を制御するために受信バッファ制御回路が、第１のＤＭＡＣのレジスタにアクセスするルートの一部を示した図である。第１のＤＭＡＣ内の送信量を制御するレジスタに書き込まれるデータと、そのデータに対応する受信バッファの書き込み可能な領域の量と第１のＤＭＡＣの送信モードを示した表である。受信バッファ制御回路が第１のＤＭＡＣによる記録データの送信を制御する手順を示すフローチャートである。記録モード及び受信バッファの書き込み可能領域に対して、第２のＤＭＡＣがドットカウントデータを送信可能か否かについて示した表である。実施例１における第２のＤＭＡＣがドットカウントデータを送信処理する手順を示すフローチャートである。第２のメモリ内の記録データ量及び受信バッファの書き込み可能領域に対して、第２のＤＭＡＣがドットカウントデータを送信可能か否かについて示した表である。実施例２における第２のＤＭＡＣがドットカウントデータを送信処理する手順を示すフローチャートである。

符号の説明

１０１第１の制御回路
１１３第２の制御回路
１１５受信バッファ制御回路
１１６受信バッファ
１２５記録ヘッド

Claims

ホスト装置から入力された記録データに基づいて記録ヘッドを用いて記録を行う記録装置であって、
第１のＤＭＡコントローラを備え、前記ホスト装置から入力した記録データを、前記記録ヘッドでの記録のために画像処理し、当該画像処理された記録データを第１のメモリに格納し、前記第１のメモリに格納された記録データを、前記第１のＤＭＡコントローラによって読み出してシリアルインタフェースを介して出力する第１の制御回路と、
前記シリアルインタフェースを介して前記第１の制御回路から入力した前記記録データを一時的に格納する受信バッファと、前記受信バッファの書き込み可能領域が第１の所定量より少なくなった場合に前記第１のＤＭＡコントローラが前記受信バッファへ前記第１のメモリに格納された記録データを書き込む際の前記シリアルインタフェースの転送速度を遅くするように制御する転送速度の制御回路と、前記記録ヘッドを用いた記録に関わる情報を第２のメモリから読み出して前記シリアルインタフェースを介して前記第１の制御回路に出力するための第２のＤＭＡコントローラと、を備え、前記第１の制御回路から入力した前記記録データに基づいて前記記録ヘッドを駆動して記録を行わせる第２の制御回路と、
前記記録ヘッドを用いた記録が開始された後、前記受信バッファの書き込み可能領域が第２の所定量より少なくなった場合に、前記第２のＤＭＡコントローラが前記記録に関わる情報を送信可能な状態に設定し、前記受信バッファの書き込み可能領域が前記第２の所定量以上となった場合に、前記第２のＤＭＡコントローラによる前記記録に関わる情報の送信を禁止する状態に設定する設定手段と
を備えることを特徴とする記録装置。
前記転送速度の制御回路は、前記受信バッファの書き込み可能領域の量について監視をし、前記監視の結果に基づいて警告信号を前記シリアルインタフェースを介して前記第１の制御回路に送信することを特徴とする請求項１に記載の記録装置。
前記第１のＤＭＡコントローラは、前記警告信号に応じて前記第１のメモリに格納された前記記録データの転送を制御することを特徴とする請求項２に記載の記録装置。
前記第１のＤＭＡコントローラは、前記警告信号を一時的に格納するレジスタを有することを特徴とする請求項３に記載の記録装置。
前記第１のＤＭＡコントローラは、前記レジスタの状態をチェックし、前記警告信号の入力を判別した場合、前記警告信号が入力される前の前記記録データの転送速度よりも遅くなるように制御することを特徴とする請求項４に記載の記録装置。
前記転送速度の制御回路は、前記監視の結果に基づいて前記警告信号による警告を解除する信号を前記シリアルインタフェースを介して前記第１の制御回路に送信することを特徴とする請求項２乃至請求項５のいずれか１項に記載の記録装置。
前記転送速度の制御回路は、前記受信バッファの書き込み可能領域が無くなった場合、前記受信バッファの書き込み可能領域が無くなったことを示す信号を前記シリアルインタフェースを介して前記第１の制御回路に送信し、
前記第１のＤＭＡコントローラは、前記受信バッファの書き込み可能領域が無くなったことを示す信号を入力すると前記記録データの転送をストップすることを特徴とする請求項３乃至請求項６のいずれか１項に記載の記録装置。
前記転送速度の制御回路は、前記受信バッファの書き込み可能領域ができた場合、前記受信バッファの書き込み可能領域ができたことを示す信号を前記シリアルインタフェースを介して前記第１の制御回路に送信することを特徴とする請求項７に記載の記録装置。
ホスト装置から入力された記録データに基づいて記録ヘッドを用いて記録を行う記録装置のデータ転送方法であって、
前記ホスト装置から入力した記録データを、第１の制御回路により前記記録ヘッドでの記録のために画像処理し、当該画像処理された記録データを第１のメモリに格納し、前記第１のメモリに格納された記録データを、前記第１の制御回路が備える第１のＤＭＡコントローラによってシリアルインタフェースを介して出力する第１の出力工程と、
前記シリアルインタフェースを介して前記第１の制御回路から前記第１の出力工程で出力された前記記録データを一時的に第２の制御回路の受信バッファに格納する格納工程と、
前記受信バッファの書き込み可能領域が第１の所定量より少なくなった場合に前記第１のＤＭＡコントローラが前記受信バッファへ前記第１のメモリに格納された記録データを書き込む際の前記シリアルインタフェースの転送速度を遅くするように制御する転送速度の制御工程と、
前記第１の制御回路から入力した前記記録データに基づいて前記第２の制御回路により前記記録ヘッドを駆動して記録を行わせる記録工程と、
前記記録工程における記録に関わる情報を第２のメモリから読み出して前記第２の制御回路が備える第２のＤＭＡコントローラによって前記シリアルインタフェースを介して前記第１の制御回路に出力する第２の出力工程と、
前記記録工程における記録が開始された後、前記受信バッファの書き込み可能領域が第２の所定量より少なくなった場合に、前記第２のＤＭＡコントローラが前記記録に関わる情報を送信可能な状態に設定し、前記受信バッファの書き込み可能領域が前記第２の所定量以上となった場合に、前記第２のＤＭＡコントローラによる前記記録に関わる情報の送信を禁止する状態に設定する設定工程と
を有することを特徴とするデータ転送方法。