JP2006154910A - メモリ制御装置 - Google Patents

Abstract

【課題】 プリンタなど、多くの回路が共通のメモリを同時にアクセスする場合、メモリコントローラが、リードリクエストを行う回路と、ライトリクエストを行う回路を選択的に複数まとめてアクセスすることで、リードとライトの切り替え時のオーバーヘッドを減少させること。
【解決手段】 メモリコントローラが、リードリクエストを行う回路と、ライトリクエストを行う回路を選択的に複数まとめてアクセスすることで、リードとライトの切り替え時のオーバーヘッドを減少させ、高速化する。
【選択図】 図１

Description

本発明は、数量的に少ないメモリを多様な用途に高速アクセスして使用する、たとえば高速インクジェットプリンタ等の機器に必要となるメモリ制御回路に関するものである。

今までのメモリコントローラは、複数回路からのメモリリクエストにたいし、優先順位をまえもって設定し、同時にリクエストがあった場合は、前記優先順位にそってメモリアクセスを行なっていた。また他には、複数チャネルのリクエスト元に対し、順番にメモリアクセスを行なうように決めていた。（特許文献１参照）
特開平10-198409号公報

近年、プリンタの機能向上により、プリンタのメモリアクセスのパターンを解析し、できるかぎりの高速アクセスを低コストなメモリ制御回路によって実現することが求められてきた。

本発明においては、連続アクセスを可能とするメモリアクセスリクエストを選択しまとめて連続アクセスすることで高速化をはかり、また、リードアクセスとライトアクセスをまとめて連続リードアクセス、連続ライトアクセスとし、リードサイクルとライトサイクルを交互に繰り返すことで、リードとライトの切り替えの回数を減らして、切り替え時のオーバーヘッドを少なくすることで、高速アクセスを可能とすることを特徴とする。

以上説明したように、本発明により、メモリアクセスリクエストが複数同時に起こった場合、メモリアクセスを高速化するため、リードアクセス、ライトアクセスをまとめて行うことで高速化がはかれる。特にSDRAMにおいては、制御サポートする同時アクティブバンク数と同じ数の異なったバンクのメモリアクセスリクエスト元、かつリードまたはライトという同じタイプのアクセスリクエスト元を選択することで、高速アクセスができる効果がある。

（実施例）
つぎに、本発明の実施の形態について、図面を参照して詳細に説明する。

図２は本発明のロジック回路の主要部品を示したブロック図である。

201はＣＰＵ、202はプリンタを制御するところのＡＳＩＣ、203はＳＤＲＡＭ等のＲＡＭ、204はプログラムＲＯＭである。

204に格納されたプログラムに基づき201のＣＰＵは203のＲＡＭを利用して202の本発明の回路を有するＡＳＩＣをコントロールすることによりプリンタを制御する構成となっている。

図３はプリンタの電気要素構成図である。

301は主要な回路を搭載したメインボードユニットである。302はプリンタ全体に電源を供給するための電源ユニット、304はＣＰＵのプログラムを動作させる際に使用するワークＲＡＭ、306は201のＣＰＵ、304のＲＡＭ、204のプログラムＲＯＭ、202のＡＳＩＣを接続するための内部バスである。

309はモータ制御回路であり、310の回復系のＰＧモータ、311のキャリッジ駆動用のＣＲモータ、312の紙送り用のＬＦモータを駆動させている。309のコントロールは202のＡＳＩＣによって行われている。320はペーパ-エンドを検出するためのＰＥセンサ、321は回復系のメカ位置を検出するためのＰＧセンサであり、320、321ともに202のＡＳＩＣを介して状態の読み出しが行われている。

322は操作パネルであり、ＬＣＤ、ＬＥＤ、操作スイッチを制御している。330はホストＰＣからデータを受け取るためのパラレルインターフェースであり、331もホストＰＣからデータを受け取るためのシリアルインターフェースである。これら330、331のインターフェースから受け取ったデータは、202のＡＳＩＣによってデータ処理された後に203のＲＡＭに格納される。340はＣＲボードユニットであり、340はキャリッジ内部に格納されていて、インクジェットヘッドの接続、ヘッドへの電源供給、エンコーダセンサの搭載を目的としている。

341はヘッド駆動信号であり、343のインクジェットヘッド駆動用に202のＡＳＩＣから出力し、キャリッジケーブルを経由して供給されている。

図１は、本発明の制御を行うメモリ制御回路とその周辺構成をよく表したブロック図である。

202のＡＳＩＣは201のＣＰＵと306の内部バス接続されており、102のＣＰＵインターフェース回路を経由して101のメモリ制御回路に接続されている。310のＰＧモータは103のモータ駆動回路1によって駆動されており、駆動情報は110のＳＤＲＡＭから101のメモリ制御回路を経由して入手している。同様に311のＣＲモータは104のモータ制御回路2、312のＬＦモータは105のモータ駆動回路3によって前記310と同様の制御が行われる。106はデータ処理回路1であり、101のメモリ制御回路から受け取ったデータを処理する回路である。処理されたデータはＡＳＩＣ内部にて108のデータ処理回路2へ渡されて、再度101を経由して110のＳＤＲＡＭへ書き込みが行われる。107はヘッド制御回路であり、110から101を経由してデータが送られて、データ処理された後に343のインクジェットヘッドへ送信される。109はＩＦ制御回路であり、外部インターフェースであるところの330のパラレルインターフェースまたは331のシリアルインターフェースから受け取った印刷データを制御データと画像データに分離等の処理した後に101のメモリ回路を介して110のSDRAMに格納する。本発明は前記102から109までの回路と101のメモリ制御回路、110のSDRAMの構成における全体の制御の高速化を目的としている。

図4は図1の101のメモリ制御回路を中心に詳細説明した図である。

102のCPU I/F回路と101のメモリ制御回路との間にはリード制御を行うため401の102へのリードアドレス、402の102へのリードデータ、403の102のメモリリクエスト、404の102へのアック信号が接続されている。ライト制御を行うためは451の102のライトアドレス、452の102からのライトデータ、453の102のメモリリクエスト、454の102へのアック信号が接続されている。

103のモータ駆動回路1と101のメモリ制御回路との間には411の103へのリードアドレス、412の103へのリードデータ、413の103のメモリリクエスト、414の103へのアック信号が接続されている。

104のモータ駆動回路2と101のメモリ制御回路との間には421の104へのリードアドレス、422の104へのリードデータ、423の104のメモリリクエスト、424の104へのアック信号が接続されている。

105のモータ駆動回路3と101のメモリ制御回路との間には431の105へのリードアドレス、432の105へのリードデータ、433の105のメモリリクエスト、434の105へのアック信号が接続されている。

106のデータ処理回路1と101のメモリ制御回路との間には441の106へのリードアドレス、442の106へのリードデータ、443の106のメモリリクエスト、444の106へのアック信号が接続されている。

107のヘッド制御回路と101のメモリ制御回路との間には446の107へのリードアドレス、447の107へのリードデータ、448の107のメモリリクエスト、449の107へのアック信号が接続されている。

108のデータ処理回路2と101のメモリ制御回路との間には461の108のライトアドレス、462の108からのライトデータ、463の106のメモリリクエスト、464の106へのアック信号が接続されている。

109のIF制御回路と101のメモリ制御回路との間には471の109のライトアドレス、472の109からのライトデータ、473の109のメモリリクエスト、474の109へのアック信号が接続されている。

リードリクエストを行う102、103、104、105、106の回路は前記接続信号を101内部にある480のリード制御アービターに接続している。480のリード制御アービターは各回路からきたメモリリードリクエストに対してどのリクエストを受け付けるかを選択するための制御を行う。2サイクルをアクセスタイプをまとめて制御する場合は、異なるバンクをアクセスする2回路からのリードサイクルをまとめてリードアクセスを行い、かつ各回路の持つ優先順位を元に選択する場合は、最初に最も優先順位の高いリードリクエストを選択し、次にそれと異なるバンクのリードアクセスリクエストをしている回路を選択する。アドレスに関しては、各リクエスト先からのアドレス情報を481の選択アドレスとして490の波形生成回路に決められたタイミングで出力する。アドレス出力と同時に480から490への制御信号として490の波形生成回路に対する483のスタート信号、484の波形生成モード信号が出力される。

ライトリクエストを行う102、108、109の回路は前記接続信号を101内部にある485のライト制御アービターに接続している。485のライト制御アービターは各回路からきたメモリライトリクエストに対してリクエストを選択するための制御を行う。2サイクルをアクセスタイプをまとめて制御する場合は、異なるバンクをアクセスする2回路からのライトサイクルをまとめてライトアクセスを行い、かつ各回路の持つ優先順位を元に選択する場合は、最初に最も優先順位の高いライトリクエストを選択し、次にそれと異なるバンクのライトリクエストをしている回路を選択する。アドレスに関しては各リクエスト先からのアドレス情報を486の選択アドレスとして490の波形生成回路に決められたタイミングで出力する。アドレス出力と同時に480から490への制御信号として490の波形生成回路に対する488のスタート信号、489の波形生成モード信号が出力される。

475は480と485のどちらが490に対してアクセス権を持つかを選択するためのリード・ライトアービター回路であり、480のリード制御アービターがリードアクセスを要求する場合は476のリードリクエストがアクティブとなり、475によって許可された場合は477のリードイネーブル信号がアクティブとなる。また、485のライト制御アービターがライトアクセスを要求する場合は478のライトリクエストがアクティブとなり、475によって許可された場合は479のライトイネーブル信号がアクティブとなる。

490の波形生成回路は480、485のどちらから出力されたスタート信号、アドレス信号、モード信号を元に実際の110のSDRAMに対してメモリアクセスのための波形を生成し出力するためのものである。生成される波形は491のアドレス、492のデータ、493のチップセレクト信号、494のRAS信号、495のCAS信号、496のライトイネーブル信号、497のデータマスク信号である。受け取ったリードデータは480のリード制御アービターへ482のリードデータとして出力される。さらに480にてリードデータはリクエスト元にアック信号とともに分配され、送信される。

図5は従来例におけるSDRAMへのメモリアクセスを示した図である。SDRAMは494のRAS信号、495のCAS信号、496のライトイネーブル信号を組み合わせることで、コマンドをSDRAMに供給しアクセスを行うにであるが、実際の波形ではなく結果としてのコマンドやアクセス状態を図5に示している。540の時間軸t にそった時系列での動作を示しており、545の期間がSDRAMの1クロック時間、図中の四角は1クロック単位におけるSDRAMの状態を示している。図5はリードサイクルとライトサイクルが交互に2回繰り返される場合のメモリアクセス状態を示している。

541はリードサイクル1であり、5クロックから構成されている。501はバンクa、ローアドレスlのアクティブコマンド、502は546のtRCD時間を確保するためのnopサイクルである。503はカラムアドレスｐのリードコマンド、504は547のCASレイテンシー（2CLK分）を確保するためのnopサイクルであり、505のタイミングでリードデータ1をラッチする。

次に542はライトサイクル1であり、5クロックから構成されている。511はバンクA、ローアドレスLのアクティブコマンドである。504のnopサイクルから511まで、548のプリチャージ時間を満たしているため505の次のサイクルで511のアクティブコマンドが発行されている。512はnopサイクルであり、513はカラムアドレスPのライトコマンドである。514と515はnopサイクルであり、549のプリチャージ時間を確保するために挿入されている。次に543はリードサイクル2であり、5クロックから構成されている。521はバンクb、ローアドレスmのアクティブコマンドで、522はnopサイクルである。523はカラムアドレスqのリードコマンドであり、524はnopサイクル、525で523に対するリードデータ2をラッチしている。最後に、544はライトサイクル2であり、5クロックから構成されている。531はバンクB、ローアドレスMのアクティブコマンド、532はnopサイクル、533はカラムアドレスQのライトコマンド、534、535はnopサイクルである。

以上説明したように、従来例において、リードサイクルと、ライトサイクルを交互に2回行うためには、トータル20クロックの時間を要している。

図6は従来例の改善例を示しており、アクセスするバンクの異なるリードサイクル、ライトサイクルを1回ずつまとめて連続アクセスすることを2回繰り返す場合のメモリアクセス状態を示した図である。620はアクセスするバンクの異なるリードサイクル1とライトサイクル1をまとめて8クロックで、621はアクセスするバンクの異なるリードサイクル2とライトサイクル2をまとめて8クロックで実現したアクセス波形である。621のアクセスは、以下のようになっている。601はバンクa、ローアドレスlのアクティブコマンド、602はバンクA、ローアドレスLのアクティブコマンド、603は601でアクティブになったバンクに対するカラムアドレスpのリードコマンド、604はnopサイクル、605で603のリードデータ1をラッチしている。606は602でアクティブになったカラムアドレスPのライトコマンドであり、607、608はnopサイクルである。622のアクセスは、611にてバンクb、ローアドレスmのアクティブコマンド、612にてバンクB、ローアドレスMのアクティブコマンドを発行し、613は611でアクティブになったバンクに対するカラムアドレスqのリードコマンド、614はnopサイクル、615で613のリードデータ2をラッチしている。616は612でアクティブになったバンクに対するカラムアドレスQのライトコマンド、617、618はnopサイクルである。

以上説明したように、本改善例では、アクセスするバンクの異なるリードサイクルとライトサイクルを1つずつまとめてアクセスすることで、トータル16クロックとなり、図５の従来例に対して、4クロック高速化の改善がなされている。

図7は本発明におけるさらなる高速化の効果を示す図であり、アクセスするバンクの異なるリードサイクル、ライトサイクルそれぞれ2回まとめて連続アクセスする場合のメモリアクセス状態を示した図である。720でアクセスするバンクの異なるリードサイクルを2回まとめて6クロック、721でアクセスするバンクの異なるライトサイクルを2回まとめて6クロックで実現したアクセス波形となっている。720のリードアクセスは、701にてバンクa、ローアドレスlのアクティブコマンドを発行し、次に702 バンクb、ローアドレスmのアクティブコマンド、703にて701のバンクに対してカラムアドレスpのリードコマンド、704にて702のバンクに対するカラムアドレスqのリードコマンド、705にて703のリードデータ1をラッチ、706にて704のリードデータ2をラッチしている。

次に、721のライトアクセスについて説明する。まず最初に、711にてバンクA、ローアドレスLのアクティブコマンドを発行し、712でバンクB、ローアドレスMのアクティブコマンド、713にて711のバンクに対してカラムアドレスPのライトコマンド、714にて712のバンクに対してカラムアドレスQのライトコマンドを発行する。715、716はnopサイクルである。

以上、アクセスするバンクの異なるリードサイクルとライトサイクルをまとめてそれぞれ連続したリードサイクル、ライトサイクルとすることで、トータルクロック数はさらに高速化され、12クロックになっていることがわかる。

図8は図7をさらに改善した場合の図である。アクセスリクエストするバンクの異なるリードサイクル、ライトサイクルそれぞれ4回まとめて連続アクセスする場合のメモリアクセス状態を示した図である。図4の実施例においては102、108、109の3つのライトリクエスト先しかないが、本例はさらにメモリリクエスト回路が多いケースを想定している。840のリードサイクルは、801にて、バンクａ、ローアドレスｌのアクティブコマンド、802にてバンクb、ローアドレスmのアクティブコマンド、803にてバンクc、ローアドレスnのアクティブコマンド、804にてバンクd、ローアドレスoのアクティブコマンドを発行し、次に805は801のバンクに対してカラムアドレスpのリードコマンド、806は802のバンクに対してカラムアドレスqのリードコマンド、807は803のバンクに対してカラムアドレスrのリードコマンド、808は804のバンクに対してカラムアドレスsのリードコマンドを送信し、809は807と同じタイミングで805のリードコマンドに対するリードデータ1をラッチ、810は808と同じタイミングで806のリードコマンドに対するリードデータ2をラッチ、811は807のリードコマンドに対するリードデータ3をラッチ、812は808のリードコマンドに対するリードデータ4をラッチしている。

次に、841のライトサイクルについて説明する。821にて、バンクA、ローアドレスLのアクティブコマンド、822にてバンクB、ローアドレスMのアクティブコマンド、823にてバンクC、ローアドレスNのアクティブコマンド、824にてバンクD、ローアドレスOのアクティブコマンドを発行し、825にて821のバンク対してカラムアドレスPのライトコマンド、826にて822のバンクに対してカラムアドレスQのライトコマンド、827にて823のバンクに対してカラムアドレスRのライトコマンド、828にて824のバンクに対してカラムアドレスSのライトコマンドを発行する。829、830はnopサイクルである。

以上、アクセスするバンクの異なるリードサイクルとライトサイクルを4つまとめてそれぞれ連続したリードサイクル、ライトサイクルとすることで、トータルクロック数は20クロックとなり、図7のリード2回、ライト2回の12クロックを2回繰り返す24クロックよりもアクセス時間が短縮されていることがわかる。

図9は図8のケースにおいて、リードサイクル、ライトサイクルそれぞれ4回のうち、2回が同一バンクにアクセスするケースについてメモリアクセス状態を説明した図である。同一バンクの異なるローアドレスを同時にはアクティブにできないため、2アクセスの一方は最初のアクセスが終了したあと、プリチャージを行なったあとの別のアクセスとなる。

950は3つのリードサイクルをまとめたものである。901は、バンクa、ローアドレスlのアクティブコマンド、902はバンクb、ローアドレスmのアクティブコマンド、903はバンクc、ローアドレスnのアクティブコマンドであり、次に904にて901のバンクに対してカラムアドレスpのリードコマンド、905は902のバンクに対するカラムアドレスqのリードコマンド、906は903のバンクに対するカラムアドレスrのリードコマンドであり、907は904のリードコマンドに対するリードデータ1をラッチ、908 は905のリードデータ2をラッチ、909は906のリードデータ3をラッチしている。

次に951のリードサイクルついて説明する。まず最初に、プリチャージして非アクティブになったすべてのバンクに対して、920にてバンクa、ローアドレスoのアクティブコマンドを発行し、921はnopサイクル、922 カラムアドレスsのリードコマンド、923はnopサイクル、924にて922に対するリードデータ4をラッチしている。

次の953は3つのライトサイクルをまとめたものである。930はバンクA、ローアドレスLのアクティブコマンド、931はバンクB、ローアドレスMのアクティブコマンド、932 バンクC、ローアドレスNのアクティブコマンドであり、次に933は930のバンクに対してカラムアドレスPのライトコマンド、934は931のバンクに対するカラムアドレスQのライトコマンド、935は932のバンクに対するカラムアドレスRのライトコマンドであり、936、937はnopサイクルである。

次は953のライトサイクルについて説明する。まず最初に、プリチャージして非アクティブになったすべてのバンクに対して、940にてバンクA、ローアドレスOのアクティブコマンドを発行し、次に941にnopサイクル、942にてカラムアドレスSのライトコマンド、943、944 nopサイクルとなる。

以上、4アクセスのリード、ライトサイクルのうち、2アクセスが同一バンクをアクセスする場合、同一バンクのサイクルを別のサイクルに分割する必要があり、トータルクロック数としては26クロックとなり、図8のケースに対して6クロックが増加してしまっている。したがって、101のメモリ制御回路の480のリード制御アービター、485のライト制御アービーターがリクエスト先を選択する際、同一バンクのリクエストを避けて、異なるバンクのリクエストを選択して、メモリ制御を行うようにすれば、更なる高速化がはかれることとなる。

図10はリードアクセスの制御フローを示している。S102はリード・ライトアービター選択回路による選択状態の判別で、YESの場合、リードアクセスが開始される。S103にて、入力されているリードリクエストを出力している各回路からのメモリのバンクに相当するアドレスを判断することで、各バンクからリクエスト先を1つセレクトし、S104にて選択したリクエストに対してアドレス/アクティブ/リード波形生成、またはリードデータラッチ動作を行う。S105ではセレクトしたリクエスト先にアック信号とリードデータの送信し、S106にて回路のうちアックが送信された回路のリクエスト解除を行う。

S107にてすべての回路からのリード処理完了したかどうか判別し、終了していたらスタートのS102に戻る。また、リードリクエストがまだ残っている場合はS103から再度、リクエスト先の要求にそったリードアクセスを行う。

図11はライトアクセス制御フローを示している。S112はリード・ライトアービター選択回路による選択状態の判別で、YESの場合、ライトアクセスが開始される。S113にて、入力されているリードリクエストを出力している各回路からのメモリのバンクに相当するアドレスを判断することで、各バンクでリクエスト先を1つセレクトし、S114にて選択したリクエストに対してアドレス/アクティブ/ライト波形生成をおこなう。S115ではセレクトしたリクエスト先にアック信号の送信し、S116にて回路のうちアックが送信された回路のリクエスト解除を行う。S117にてすべての回路からのライト処理完了したかどうか判別し、終了していたらスタートのS112に戻る。また、ライトリクエストがまだ残っている場合はS113から再度、リクエスト先の要求にそったライトアクセスを行う。

本発明の実施の形態における本発明の使用されるメモリ制御回路の周辺構成をよく表したブロック図 本発明の実施の形態における本発明のロジック回路の主要部品を示したブロック図 本発明の実施の形態におけるプリンタの電気要素構成図 本発明の実施の形態におけるメモリ制御回路中心に詳細説明した図 従来例におけるSDRAMへのメモリアクセスを示した図 本発明の実施の形態におけるアクセスするバンクの異なるリードサイクル、ライトサイクルを1回ずつまとめて連続アクセスすることを2回繰り返す場合のメモリアクセス状態を示した図 本発明の実施の形態におけるアクセスするバンクの異なるリードサイクル、ライトサイクルそれぞれ2回まとめて連続アクセスする場合のメモリアクセス状態を示した図である 本発明の実施の形態におけるアクセスするバンクの異なるリードサイクル、ライトサイクルそれぞれ4回まとめて連続アクセスする場合のメモリアクセス状態を示した図 本発明の実施の形態におけるリードサイクル、ライトサイクルそれぞれ4回のうち、2回が同一バンクにアクセスするケースについてメモリアクセス状態を説明した図 本発明の実施の形態におけるリードアクセス制御フローチャート 本発明の実施の形態におけるライトアクセス制御フローチャート

符号の説明

101 メモリ制御回路
102 CPU I/F回路
103 モータ駆動回路1
104 モータ駆動回路2
105 モータ駆動回路3
106 データ処理回路1
107 ヘッド制御回路
108 データ処理回路2
109 ＩＦ制御回路
110 SDRAM
201 CPU
202 ASIC
203 RAM
204 プログラムROM
301 メインボードユニット
302 電源ユニット
304 RAM
306 CPUバス
309 モータ制御回路
310 PGモータ
311 CRモータ
312 LFモータ
320 PEセンサ
321 PGセンサ
322 操作パネル
330 パラレルインターフェース
331 シリアルインターフェース
340 CRボードユニット
341 ヘッド駆動信号
343 インクジェットヘッド
401 102のリードアドレス
402 102へのリードデータ
403 102のメモリリクエスト
404 102へのアック信号
401 103のリードアドレス
402 103へのリードデータ
403 103のメモリリクエスト
404 103へのアック信号
421 104のリードアドレス
422 104へのリードデータ
423 104のメモリリクエスト
424 104へのアック信号
431 105のリードアドレス
432 105からのリードデータ
433 105のメモリリクエスト
434 105へのアック信号
441 106のリードアドレス
442 106へのリードデータ
443 106のメモリリクエスト
444 106へのアック信号
446 107のリードアドレス
447 107へのリードデータ
448 107のメモリリクエスト
449 107へのアック信号
451 102のライトアドレス
452 102からのライトデータ
453 102のメモリリクエスト
454 102へのアック信号
461 108のライトアドレス
462 108からのライトデータ
463 108のメモリリクエスト
464 108へのアック信号
471 109のライトアドレス
472 109からのライトデータ
473 109のメモリリクエスト
474 109へのアック信号
475 リード・ライトアービター選択回路
476 475へのリードリクエスト
477 475からのリードイネーブル
478 475へのライトリクエスト
479 475からのライトイネーブル
480 リード制御アービター
481 480からの選択アドレス
482 490からのリードデータ
483 480から490へのスタート信号
484 480から490への波形生成モード信号
485 リード制御アービター
486 485からの選択アドレス
487 485からのライトデータ
488 485から490へのスタート信号
489 485から490への波形生成モード信号
490 波形生成回路
491 110へのアドレス
492 490と110とのリード・ライトデータ
493 110へのチップセレクト信号
494 110へのRAS信号
495 110へのCAS信号
496 110へのライトイネーブル信号
497 110へのデータマスク信号
501 バンクa、ローアドレスlのアクティブコマンド
502 nopサイクル
503 カラムアドレスpのリードコマンド
504 nopサイクル
505 リードデータ1をラッチ
511 バンクA、ローアドレスLのアクティブコマンド
512 nopサイクル
513 カラムアドレスPのライトコマンド
514 nopサイクル
515 nopサイクル
521 バンクb、ローアドレスmのアクティブコマンド
522 nopサイクル
523 カラムアドレスqのリードコマンド
524 nopサイクル
525 リードデータ2をラッチ
531 バンクB、ローアドレスMのアクティブコマンド
532 nopサイクル
533 カラムアドレスQのライトコマンド
534 nopサイクル
535 nopサイクル
540 時間軸t
541 リードサイクル1(5clk)
542 ライトサイクル1(5clk)
543 リードサイクル2(5clk)
544 ライトサイクル2(5clk)
545 1CLK
546 tRCD
547 CAS Latency
548 プリチャージ
549 プリチャージ
601 バンクa、ローアドレスlのアクティブコマンド
602 バンクA、ローアドレスLのアクティブコマンド
603 カラムアドレスpのリードコマンド
604 nopサイクル
605 リードデータ1をラッチ
606 カラムアドレスPのライトコマンド
607 nopサイクル
608 nopサイクル
611 バンクb、ローアドレスmのアクティブコマンド
612 バンクB、ローアドレスMのアクティブコマンド
613 カラムアドレスqのリードコマンド
614 nopサイクル
615 リードデータ2をラッチ
616 カラムアドレスQのライトコマンド
617 nopサイクル
618 nopサイクル
620 リードサイクル1&ライトサイクル1(8clk)
621 リードサイクル2&ライトサイクル2(8clk)
701 バンクa、ローアドレスlのアクティブコマンド
702 バンクb、ローアドレスmのアクティブコマンド
703 カラムアドレスpのリードコマンド
704 カラムアドレスqのリードコマンド
705 リードデータ1をラッチ
706 リードデータ2をラッチ
711 バンクA、ローアドレスLのアクティブコマンド
712 バンクB、ローアドレスMのアクティブコマンド
713 カラムアドレスPのライトコマンド
714 カラムアドレスQのライトコマンド
715 nopサイクル
716 nopサイクル
720 リードサイクル1&リードサイクル2(6clk)
721 ライトサイクル1&ライトサイクル2(6clk)
801 バンクa、ローアドレスlのアクティブコマンド
802 バンクb、ローアドレスmのアクティブコマンド
803 バンクc、ローアドレスnのアクティブコマンド
804 バンクd、ローアドレスoのアクティブコマンド
805 カラムアドレスpのリードコマンド
806 カラムアドレスqのリードコマンド
807 カラムアドレスrのリードコマンド
808 カラムアドレスsのリードコマンド
809 リードデータ1をラッチ
810 リードデータ2をラッチ
811 リードデータ3をラッチ
812 リードデータ4をラッチ
821 バンクA、ローアドレスLのアクティブコマンド
822 バンクB、ローアドレスMのアクティブコマンド
823 バンクC、ローアドレスNのアクティブコマンド
824 バンクD、ローアドレスOのアクティブコマンド
825 カラムアドレスPのライトコマンド
826 カラムアドレスQのライトコマンド
827 カラムアドレスRのライトコマンド
828 カラムアドレスSのライトコマンド
829 nopサイクル
830 nopサイクル
840 リードサイクル1&2&3&4(10clk)
841 ライトサイクル1&2&3&4(10clk)
901 バンクa、ローアドレスlのアクティブコマンド
902 バンクb、ローアドレスmのアクティブコマンド
903 バンクc、ローアドレスnのアクティブコマンド
904 カラムアドレスpのリードコマンド
905 カラムアドレスqのリードコマンド
906 カラムアドレスrのリードコマンド
907 リードデータ1をラッチ
908 リードデータ2をラッチ
909 リードデータ3をラッチ
920 バンクa、ローアドレスoのアクティブコマンド
921 nopサイクル
922 カラムアドレスsのリードコマンド
923 nopサイクル
924 リードデータ4をラッチ
930 バンクA、ローアドレスLのアクティブコマンド
931 バンクB、ローアドレスMのアクティブコマンド
932 バンクC、ローアドレスNのアクティブコマンド
933 カラムアドレスPのライトコマンド
934 カラムアドレスQのライトコマンド
935 カラムアドレスRのライトコマンド
936 nopサイクル
937 nopサイクル
940 バンクA、ローアドレスOのアクティブコマンド
941 nopサイクル
942 カラムアドレスSのライトコマンド
943 nopサイクル
944 nopサイクル
950 リードサイクル1&2&3(8clk)
951 リードサイクル4(5clk)
952 ライトサイクル1&2&3(8clk)
953 リードサイクル4(5clk)
S101 リードアクセス制御フロー
S102 リード・ライトアービター選択回路による選択状態の判別
S103 各バンクでリクエスト先を1つセレクト
S104 アドレス/アクティブ/リード波形生成、またはリードデータラッチ
S105 セレクトしたリクエスト先にアック信号とリードデータの送信
S106 アックが送信された回路のリクエスト解除
S107 リード処理完了したかどうか判別
S111 ライトアクセス制御フロー
S112 リード・ライトアービター選択回路による選択状態の判別
S113 各バンクでリクエスト先を1つセレクト
S114 アドレス/アクティブ/ライト波形生成
S115 セレクトしたリクエスト先にアック信号の送信
S116 アックが送信された回路のリクエスト解除
S117 ライト処理完了したかどうか判別

Claims (1)

1. メモリアクセスリクエストをおこなう複数の回路が共通のメモリを同時にアクセスすることを調停する機能を備えたメモリコントローラにおいて、
   前記複数の回路が、前記共通のメモリに対し、リードリクエスト、ライトリクエストの双方において複数存在し、それらが同時にメモリアクセスを行う場合、リードリクエスト、ライトリクエストそれぞれを選択的にまとめる手段、リードサイクルとライトサイクルを切り替える手段、また前記まとめられた複数のリードリクエストに対応したリードサイクル、ライトリクエストに対応したライトサイクル波形を生成する手段とを有することを特徴とする。

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