JPH1040167A - 画像処理装置 - Google Patents
画像処理装置Info
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- JPH1040167A JPH1040167A JP21056596A JP21056596A JPH1040167A JP H1040167 A JPH1040167 A JP H1040167A JP 21056596 A JP21056596 A JP 21056596A JP 21056596 A JP21056596 A JP 21056596A JP H1040167 A JPH1040167 A JP H1040167A
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- JP
- Japan
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- data
- storage means
- image processing
- processing apparatus
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Abstract
(57)【要約】
【目的】 メモリの読出し及び書き込みにインターリー
ブ方式を用いる画像処理装置において、メモリの０（ゼ
ロ）クリアを行うメモリのアクセス時間の低減を得るこ
とができる画像処理装置を提供する。 【構成】 メモリの書き込みデータと０クリアのデータ
（値０）をＡＮＤゲートを通して各メモリに書き込みで
きるようにし、０クリアを行う場合に、すべてのメモリ
の書き込みを０クリアデータで行い、各メモリに対して
同時に書き込みを行うように構成する。
ブ方式を用いる画像処理装置において、メモリの０（ゼ
ロ）クリアを行うメモリのアクセス時間の低減を得るこ
とができる画像処理装置を提供する。 【構成】 メモリの書き込みデータと０クリアのデータ
（値０）をＡＮＤゲートを通して各メモリに書き込みで
きるようにし、０クリアを行う場合に、すべてのメモリ
の書き込みを０クリアデータで行い、各メモリに対して
同時に書き込みを行うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、画像処理装置に関し、
特に、レーザービームプリンタやインクジェットプリン
タ、複写機、コンピュータグラフィックスディスプレイ
で用いられる画像処理装置に関するものである。
特に、レーザービームプリンタやインクジェットプリン
タ、複写機、コンピュータグラフィックスディスプレイ
で用いられる画像処理装置に関するものである。
【０００２】
【従来の技術】従来、画像データを印刷するために用い
られる画像処理装置では、異なる画像データを連続して
印字する場合、画像データを形成後、印字したら画像デ
ータを格納していたメモリを０クリアして、次の画像デ
ータを格納する準備を行っている。また、画像の解像度
の向上や印字速度の高速化に伴い、高速なデータアクセ
スのためのメモリを複数に分割し、それらをアクセスす
るときに同時に起動し、読み出すときに個々のメモリを
セレクタで選択し、アクセスタイムを見かけ上少なくす
るインターリーブ方式も用いられている。
られる画像処理装置では、異なる画像データを連続して
印字する場合、画像データを形成後、印字したら画像デ
ータを格納していたメモリを０クリアして、次の画像デ
ータを格納する準備を行っている。また、画像の解像度
の向上や印字速度の高速化に伴い、高速なデータアクセ
スのためのメモリを複数に分割し、それらをアクセスす
るときに同時に起動し、読み出すときに個々のメモリを
セレクタで選択し、アクセスタイムを見かけ上少なくす
るインターリーブ方式も用いられている。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来例で示すように、高速化のためのインターリーブ方式
は既に実施されており、決まったメモリのアクセス時間
ではアクセス時間を短縮することはできず、一層の高速
化に対応できなかった。
来例で示すように、高速化のためのインターリーブ方式
は既に実施されており、決まったメモリのアクセス時間
ではアクセス時間を短縮することはできず、一層の高速
化に対応できなかった。
【０００４】したがって、本発明の目的は、メモリの読
出し及び書き込みにインターリーブ方式を用いる画像処
理装置において、メモリの０（ゼロ）クリアを行うメモ
リのアクセス時間の低減を得ることができる画像処理装
置を提供することにある。
出し及び書き込みにインターリーブ方式を用いる画像処
理装置において、メモリの０（ゼロ）クリアを行うメモ
リのアクセス時間の低減を得ることができる画像処理装
置を提供することにある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、インターリーブ方式でアクセスされるメ
モリを０にクリアするとき、インターリーブするメモリ
に同時に０を書き込むことで０クリアのメモリサイクル
を減らして全体にかかるメモリのアクセス時間の低減を
図るものである。具体的には、メモリの書き込みデータ
と０クリアのデータ（値０）をＡＮＤゲートを通して各
メモリに書き込みできるようにし、０クリアを行う場合
に、すべてのメモリの書き込みを０クリアデータで行
い、各メモリに対して同時に書き込みを行うように構成
する。
に、本発明は、インターリーブ方式でアクセスされるメ
モリを０にクリアするとき、インターリーブするメモリ
に同時に０を書き込むことで０クリアのメモリサイクル
を減らして全体にかかるメモリのアクセス時間の低減を
図るものである。具体的には、メモリの書き込みデータ
と０クリアのデータ（値０）をＡＮＤゲートを通して各
メモリに書き込みできるようにし、０クリアを行う場合
に、すべてのメモリの書き込みを０クリアデータで行
い、各メモリに対して同時に書き込みを行うように構成
する。
【０００６】
【実施例】次に、本発明の実施例の画像処理装置を図面
を参照して説明する。
を参照して説明する。
【０００７】（実施例１）図２は、本発明の各実施例の
画像処理装置を使用した例としてのＬＢＰ（レーザビー
ムプリンタ）の回路ブロック図である。図２において、
１００はＣＰＵ、１０２は制御プログラムを格納するＲ
ＯＭ、１０３はＣＰＵ１００のための変数などを記憶す
るＲＡＭ、１０４は画像データをエンジンＩ／Ｆ（エン
ジンインターフェース）１０８へ順次転送するためのＤ
ＭＡコントローラ、１０５は各実施例に対応する画像デ
ータ記憶用のＲＡＭ回路、１０６はホスト（ホストコン
ピュータ）１０７からのデータを受信するためのホスト
Ｉ／Ｆ（インターフェース回路）、１０８はエンジン１
０９へ画像データや制御データを送信するためのエンジ
ンインターフェース回路であり、１０１は回路全体のデ
ータが転送されるバスである。
画像処理装置を使用した例としてのＬＢＰ（レーザビー
ムプリンタ）の回路ブロック図である。図２において、
１００はＣＰＵ、１０２は制御プログラムを格納するＲ
ＯＭ、１０３はＣＰＵ１００のための変数などを記憶す
るＲＡＭ、１０４は画像データをエンジンＩ／Ｆ（エン
ジンインターフェース）１０８へ順次転送するためのＤ
ＭＡコントローラ、１０５は各実施例に対応する画像デ
ータ記憶用のＲＡＭ回路、１０６はホスト（ホストコン
ピュータ）１０７からのデータを受信するためのホスト
Ｉ／Ｆ（インターフェース回路）、１０８はエンジン１
０９へ画像データや制御データを送信するためのエンジ
ンインターフェース回路であり、１０１は回路全体のデ
ータが転送されるバスである。
【０００８】ホスト１０７からのデータはホストＩ／Ｆ
１０６を経由して、一度ＲＡＭ１０３に蓄えられたあ
と、ＣＰＵ１００によって出力するべき画像データにさ
れ、画像ＲＡＭ１０５に画像データが格納される（読み
込まれる）。出力するだけの画像データが格納された
ら、ＤＭＡコントローラ１０４はＣＰＵ１００とは独立
して（即ち、ダイレクトメモリアクセスにより）、画像
ＲＡＭ１０５から画像データを読み出し、エンジンＩ／
Ｆ１０８を経由してエンジン１０８に画像データを転送
する。
１０６を経由して、一度ＲＡＭ１０３に蓄えられたあ
と、ＣＰＵ１００によって出力するべき画像データにさ
れ、画像ＲＡＭ１０５に画像データが格納される（読み
込まれる）。出力するだけの画像データが格納された
ら、ＤＭＡコントローラ１０４はＣＰＵ１００とは独立
して（即ち、ダイレクトメモリアクセスにより）、画像
ＲＡＭ１０５から画像データを読み出し、エンジンＩ／
Ｆ１０８を経由してエンジン１０８に画像データを転送
する。
【０００９】図１は本発明の実施例１の画像処理装置の
回路図（即ち、図２の画像ＲＡＭ１０５の回路図）であ
る。図１において、１と２はＲＡＭであり、３はデータ
選択手段（セレクト）であり、４と５はＡＮＤゲートで
あり、６はＯＲゲートであり、７はインバータであり、
８は３ステートバッハァであり、９はＡＮＤゲートであ
り、１０と１１は３ステートバッハァであり、１２はイ
ンバータであり、１３は回路全体を制御する制御回路で
ある。なお、インターリーブ方式に用いるメモリとし
て、この実施例では２つのＲＡＭを用いているが、ＲＡ
Ｍはこの数に限定されるものではない。
回路図（即ち、図２の画像ＲＡＭ１０５の回路図）であ
る。図１において、１と２はＲＡＭであり、３はデータ
選択手段（セレクト）であり、４と５はＡＮＤゲートで
あり、６はＯＲゲートであり、７はインバータであり、
８は３ステートバッハァであり、９はＡＮＤゲートであ
り、１０と１１は３ステートバッハァであり、１２はイ
ンバータであり、１３は回路全体を制御する制御回路で
ある。なお、インターリーブ方式に用いるメモリとし
て、この実施例では２つのＲＡＭを用いているが、ＲＡ
Ｍはこの数に限定されるものではない。
【００１０】図１の回路で、ＲＡＭ１及びＲＡＭ２から
データを高速に読み出し、読み出したあとに次の画像の
ために０でクリアされる。ＲＡＭ１と２は、それぞれ、
双方向のデータ入出力端子（ＤＩ／Ｏ）（その他、ＡＤ
ＲＳ端子、／ＲＡＳ端子、／ＣＡＳ端子、／ＷＥ端子）
を持つ。なお、記号の前の「／」はアクティブローであ
ることを示し、図面中では記号の上の水平な線で示され
ている。
データを高速に読み出し、読み出したあとに次の画像の
ために０でクリアされる。ＲＡＭ１と２は、それぞれ、
双方向のデータ入出力端子（ＤＩ／Ｏ）（その他、ＡＤ
ＲＳ端子、／ＲＡＳ端子、／ＣＡＳ端子、／ＷＥ端子）
を持つ。なお、記号の前の「／」はアクティブローであ
ることを示し、図面中では記号の上の水平な線で示され
ている。
【００１１】データの読み出しでは、データセレクタか
らの入力（データセレクト信号）が０の時は、インバー
タ７が１になって、ＡＮＤゲート４がアクティブとな
り、ＲＡＭ１のデータがＯＲゲート６、３ステートバッ
ファ８を経由してデータバスへ出力される。データセレ
クトが１の場合はＡＮＤゲート５、ＯＲゲート６、３ス
テートバッハァ８を経由してＲＡＭ２のデータがデータ
バスに出力される。なお、これらの場合、リードイネー
ブル信号（値１）が３ステートバッファ８に入力されて
３ステートバッファ８をバッファ状態（データ通過状
態）にしている。
らの入力（データセレクト信号）が０の時は、インバー
タ７が１になって、ＡＮＤゲート４がアクティブとな
り、ＲＡＭ１のデータがＯＲゲート６、３ステートバッ
ファ８を経由してデータバスへ出力される。データセレ
クトが１の場合はＡＮＤゲート５、ＯＲゲート６、３ス
テートバッハァ８を経由してＲＡＭ２のデータがデータ
バスに出力される。なお、これらの場合、リードイネー
ブル信号（値１）が３ステートバッファ８に入力されて
３ステートバッファ８をバッファ状態（データ通過状
態）にしている。
【００１２】図４は前述のリード（読出し）サイクルの
タイミングチャートである。高速にデータを読み出す場
合には、ＲＡＭ１とＲＡＭ２にアドレス信号（ＡＤＲ
Ｓ）が入力されてから、各メモリにローアドレス信号
（ＲＡＳｎ）が入力されて各メモリの／ＲＡＳがアクテ
ィブになり、各ＲＡＭからの読み出し動作を開始できる
状態になる。その後、ＣＡＳ１ｎとＣＡＳ２ｎを交互に
ローアクティブにしてメモリの下位（コラム）アドレス
を切り替えることになる（ＲＡＭ１とＲＡＭ２の／ＣＡ
Ｓを交互にアクティブにすることになる）。
タイミングチャートである。高速にデータを読み出す場
合には、ＲＡＭ１とＲＡＭ２にアドレス信号（ＡＤＲ
Ｓ）が入力されてから、各メモリにローアドレス信号
（ＲＡＳｎ）が入力されて各メモリの／ＲＡＳがアクテ
ィブになり、各ＲＡＭからの読み出し動作を開始できる
状態になる。その後、ＣＡＳ１ｎとＣＡＳ２ｎを交互に
ローアクティブにしてメモリの下位（コラム）アドレス
を切り替えることになる（ＲＡＭ１とＲＡＭ２の／ＣＡ
Ｓを交互にアクティブにすることになる）。
【００１３】最初に、ＣＡＳ１ｎをローアクティブにし
てＲＡＭ１のデータ（図４中０で示す）を読み出す（こ
のとき、データセレクトは０である）。次に、ＣＡＳ２
ｎをローアクティブにし、データセレクタを１にして、
２番目のデータであるＲＡＭ２のデータ（図４中２で示
す）を読み出す。この間に、ＲＡＭ１の下位アドレスを
進めて次のアドレスのデータの読み出しを開始する。続
けて、ＲＡＭ１の／ＣＡＳを一度非アクティブにしてか
ら再びアクティブにする。ＲＡＭ１のデータが準備でき
たらデータセレクタを０にしてＲＡＭ１から３番目のデ
ータ（図４中２で示す）を読み出す。その間に、同様に
してＲＡＭ２のデータを読み出しの準備を行い、続いて
４番目のデータをデータセレクタを１にして読み出す。
このように、この４つのデータを読み出すのに６クロッ
ク（Ｒ０〜Ｒ５）の時間がかかる。アドレス信号の下位
１ｂｉｔは、図４のＡＤＲＳＯで示す通り、ＲＡＭ２の
１のデータ用のＣＡＳ２ｎが下った後で０→１にする。
てＲＡＭ１のデータ（図４中０で示す）を読み出す（こ
のとき、データセレクトは０である）。次に、ＣＡＳ２
ｎをローアクティブにし、データセレクタを１にして、
２番目のデータであるＲＡＭ２のデータ（図４中２で示
す）を読み出す。この間に、ＲＡＭ１の下位アドレスを
進めて次のアドレスのデータの読み出しを開始する。続
けて、ＲＡＭ１の／ＣＡＳを一度非アクティブにしてか
ら再びアクティブにする。ＲＡＭ１のデータが準備でき
たらデータセレクタを０にしてＲＡＭ１から３番目のデ
ータ（図４中２で示す）を読み出す。その間に、同様に
してＲＡＭ２のデータを読み出しの準備を行い、続いて
４番目のデータをデータセレクタを１にして読み出す。
このように、この４つのデータを読み出すのに６クロッ
ク（Ｒ０〜Ｒ５）の時間がかかる。アドレス信号の下位
１ｂｉｔは、図４のＡＤＲＳＯで示す通り、ＲＡＭ２の
１のデータ用のＣＡＳ２ｎが下った後で０→１にする。
【００１４】次に、説明の便宜上、データバスを用いて
０クリアを行う場合の通常のデータの書き込み（ライト
サイクル）を図５のタイミングチャートで示す。図５か
ら明らかなように、ＣＡＳ１ｎとＣＡＳ２ｎを交互にロ
ーアクティブにしてメモリの下位（コラム）アドレスを
切り替えることにより（ＲＡＭ１とＲＡＭ２のＣＡＳを
交互にアクティブにすることにより）ライトサイクルを
行うと、データの読み出しと同様に６クロック（Ｗ０〜
Ｗ５）の時間がかかる。
０クリアを行う場合の通常のデータの書き込み（ライト
サイクル）を図５のタイミングチャートで示す。図５か
ら明らかなように、ＣＡＳ１ｎとＣＡＳ２ｎを交互にロ
ーアクティブにしてメモリの下位（コラム）アドレスを
切り替えることにより（ＲＡＭ１とＲＡＭ２のＣＡＳを
交互にアクティブにすることにより）ライトサイクルを
行うと、データの読み出しと同様に６クロック（Ｗ０〜
Ｗ５）の時間がかかる。
【００１５】図６は本発明の実施例１の画像処理装置の
ライトサイクルのタイミングチャートである。ＲＡＭ１
とＲＡＭ２を０クリアする場合、図１の回路において
（図６参照）、ＣＡＳ１ｎ信号とＣＡＳ２ｎ信号を同時
にローアクティブにすることによって、ＲＡＭ１とＲＡ
Ｍ２のＣＡＳｎを同時にアクティブにし、これと同時
に、３ステートバッファ１０、１１を同時にライトイネ
ーブル信号によってバッファ状態にし、この状態でデー
タバスに０クリアのデータを与えることなく、ＣＬＲ信
号（０クリアデータ）だけをインバータ１２、ＡＮＤゲ
ート９、２つの３ステートバッファ１０、１１を通して
２つのＲＡＭ１、２に同時に書き込む。このように、Ｒ
ＡＭ１とＲＡＭ２へ同時に書き込むため、図５の場合に
比べ、５クロック（Ｗ０〜Ｗ４）ですみ、０クリアの時
間を低減できる。
ライトサイクルのタイミングチャートである。ＲＡＭ１
とＲＡＭ２を０クリアする場合、図１の回路において
（図６参照）、ＣＡＳ１ｎ信号とＣＡＳ２ｎ信号を同時
にローアクティブにすることによって、ＲＡＭ１とＲＡ
Ｍ２のＣＡＳｎを同時にアクティブにし、これと同時
に、３ステートバッファ１０、１１を同時にライトイネ
ーブル信号によってバッファ状態にし、この状態でデー
タバスに０クリアのデータを与えることなく、ＣＬＲ信
号（０クリアデータ）だけをインバータ１２、ＡＮＤゲ
ート９、２つの３ステートバッファ１０、１１を通して
２つのＲＡＭ１、２に同時に書き込む。このように、Ｒ
ＡＭ１とＲＡＭ２へ同時に書き込むため、図５の場合に
比べ、５クロック（Ｗ０〜Ｗ４）ですみ、０クリアの時
間を低減できる。
【００１６】（実施例２）図３は本発明の実施例２の画
像処理装置の回路図である。実施例１の回路（図１）と
比べて、この実施例２の回路では、ラッチ回路（Ｄフリ
ップフロップ）２０が追加されており、即ち、ラッチ回
路２０が一方のＲＡＭ（この実施例ではＲＡＭ２）のデ
ータ入出力端子（ＤＩ／Ｏ）とＡＮＤゲート５の一方の
入力端子の間に配置されており、ラッチ回路２０のクロ
ック端子（ＣＫ）へのラッチクロック信号の入力毎にＲ
ＡＭ２からデータを取込みラッチするようになってい
る。
像処理装置の回路図である。実施例１の回路（図１）と
比べて、この実施例２の回路では、ラッチ回路（Ｄフリ
ップフロップ）２０が追加されており、即ち、ラッチ回
路２０が一方のＲＡＭ（この実施例ではＲＡＭ２）のデ
ータ入出力端子（ＤＩ／Ｏ）とＡＮＤゲート５の一方の
入力端子の間に配置されており、ラッチ回路２０のクロ
ック端子（ＣＫ）へのラッチクロック信号の入力毎にＲ
ＡＭ２からデータを取込みラッチするようになってい
る。
【００１７】データの読み出しでは、図７（リードサイ
クルのタイミングチャート）に示すように、ＣＡＳ１ｎ
とＣＡＳ２ｎは同時にローアクティブになり、また同時
に非ローアクティブになるように制御され、その結果、
ＲＡＭ１とＲＡＭ２のいずれのＣＡＳｎも同時にアクテ
ィブとなり、また非アクティブとなる。ＲＡＭ１のデー
タは、実施例１と同様に、ＲＡＭ１のＣＡＳｎがアクテ
ィブとなり、データセレクトが０の状態で、データバス
に出力されるが、ＲＡＭ２のデータは、ＲＡＭ２の／Ｃ
ＡＳがアクティブになり、ラッチクロック信号のラッチ
回路２０への入力によってラッチ回路２０にラッチ（保
持）され、その後データセレクトが１になると、データ
バスに出力される。
クルのタイミングチャート）に示すように、ＣＡＳ１ｎ
とＣＡＳ２ｎは同時にローアクティブになり、また同時
に非ローアクティブになるように制御され、その結果、
ＲＡＭ１とＲＡＭ２のいずれのＣＡＳｎも同時にアクテ
ィブとなり、また非アクティブとなる。ＲＡＭ１のデー
タは、実施例１と同様に、ＲＡＭ１のＣＡＳｎがアクテ
ィブとなり、データセレクトが０の状態で、データバス
に出力されるが、ＲＡＭ２のデータは、ＲＡＭ２の／Ｃ
ＡＳがアクティブになり、ラッチクロック信号のラッチ
回路２０への入力によってラッチ回路２０にラッチ（保
持）され、その後データセレクトが１になると、データ
バスに出力される。
【００１８】また、０クリアの実行は、実施例１と同様
に制御することで行うことができる。なお、実施例２で
は、リードサイクルにおいても、ＲＡＭ１とＲＡＭ２の
ＣＡＳｎを同時にアクティブにし、また非アクティブに
しているので、ライトサイクルでもＣＡＳ１ｎとＣＡＳ
２ｎの信号をリードサイクルにおけるタイミングを変え
ずに用いることができる。
に制御することで行うことができる。なお、実施例２で
は、リードサイクルにおいても、ＲＡＭ１とＲＡＭ２の
ＣＡＳｎを同時にアクティブにし、また非アクティブに
しているので、ライトサイクルでもＣＡＳ１ｎとＣＡＳ
２ｎの信号をリードサイクルにおけるタイミングを変え
ずに用いることができる。
【００１９】
【発明の効果】以上説明したように、本発明によればイ
ンターリーブしているメモリで、０にクリアするときに
複数のメモリを同時にクリアするために高速に動作でき
る。回路構成によらずに適用することができる。
ンターリーブしているメモリで、０にクリアするときに
複数のメモリを同時にクリアするために高速に動作でき
る。回路構成によらずに適用することができる。
【図１】図１は、本発明の実施例１のメモリの回路ブロ
ックを示した図である。
ックを示した図である。
【図２】図２は、本発明の各実施例のメモリの回路を用
いる例としてのＬＢＰの回路ブロックを示した図であ
る。
いる例としてのＬＢＰの回路ブロックを示した図であ
る。
【図３】図３は、本発明の実施例２のメモリの回路ブロ
ックを示した図である。
ックを示した図である。
【図４】図４は、本発明の実施例１のリードサイクルの
タイミングチャートである。
タイミングチャートである。
【図５】図５は、本発明の従来のライトサイクルのタイ
ミングチャートである。
ミングチャートである。
【図６】図６は、本発明の実施例１のライトサイクルの
タイミングチャートである。
タイミングチャートである。
【図７】図７は、本発明の実施例２のリードサイクルの
タイミングチャートである。
タイミングチャートである。
１、２ ＲＡＭ ３ データセレクタ ４、５ ＡＮＤゲート ６ ＯＲゲート ７ インバータ ８ ３ステートバッハァ ９ ＡＮＤゲート １０、１１ ３ステートバッハァ １２ インバータ １３ 制御回路 ２０ データラッチ １００ ＣＰＵ １０１ バス １０２ ＲＯＭ １０３ ＲＡＭ １０４ ＤＭＡコントローラ １０５ 画像ＲＡＭ １０６ ホストＩ／Ｆ １０７ ホスト １０８ エンジンＩ／Ｆ １０９ エンジン
Claims (7)
- 【請求項１】 イメージ画像データを扱う画像処理装置
において、画像データを保持する少なくとも２つの記憶
手段と、記憶手段に記憶された各々のデータ出力を選択
する選択手段と、書き込みデータを記憶手段が接続され
るバスの内容に関係なく０に設定する手段とを有し、記
憶手段に対して読み出しと書き込みを行うことを特徴と
する画像処理装置。 - 【請求項２】 請求項１記載の画像処理装置において、
画像データを読み出す場合には複数の記憶手段の動作を
同時に開始し、選択手段によって記憶手段そのものの読
み出し速度より速くデータを読み出すとともに、読み出
したあとで０にクリアする場合には記憶手段を同時に起
動し、書き込みデータを０に設定する設定手段を作動さ
せ、複数の記憶手段に同時に書き込むことを特徴とする
画像処理装置。 - 【請求項３】 請求項２記載の画像処理装置において、
１つの記憶手段に一時記憶手段を接続し、２以上の記憶
手段が同時に読み出し動作を開始し、一つの記憶手段が
データをバスに出力する時に他の記憶手段の出力を一時
記憶手段に記憶し、次に一時記憶手段からデータを出力
するとともに、その間に記憶手段で次のデータを出力す
るための動作を行うことを特徴とする画像処理装置。 - 【請求項４】 インターリーブ方式で少なくとも２つの
記憶手段を用いてデータの読み出し及び書込みを行う画
像処理装置において、第１記憶手段と、第２記憶手段
と、第１記憶手段と第２記憶手段からデータが読み出さ
れて出力されかつ第１記憶手段と第２記憶手段へデータ
を書き込むようにデータを転送するための、第１記憶手
段と第２記憶手段に共通なデータバスと、第１記憶手段
と第２記憶手段からデータバスにデータの読み出し行う
経路内に配置されて第１記憶手段または第２記憶手段の
いずれかからのデータの読み出しを交互に選択的に行う
選択手段と、データバスから第１記憶手段および第２記
憶手段へのデータの書込み経路内に配置されて第１記憶
手段および第２記憶手段に同時に０クリアデータを供給
する０クリアデータ供給手段を有することを特徴とする
画像処理装置。 - 【請求項５】 請求項４記載の画像処理装置において、
第１記憶手段に対するデータの読み出し及び書込み位置
を指示するアドレスをアクティブにする第１アドレスア
クティブ手段と、第２記憶手段に対するデータの読み出
し及び書込み位置を指示するアドレスをアクティブにす
る第２アドレスアクティブ手段とをさらに有し、データ
の読み出しの場合には、第１アドレスアクティブ手段と
第２アドレスアクティブ手段により第１記憶手段と第２
記憶手段を交互にアクティブにし、０クリアの場合に
は、第１アドレスアクティブ手段と第２アドレスアクテ
ィブ手段により第１記憶手段と第２記憶手段を同時にア
クティブにすることを特徴とする画像処理装置。 - 【請求項６】 請求項４記載の画像処理装置において、
第１記憶手段と第２記憶手段のいずれか一方の記憶手段
と選択手段との間に配置され、該一方の記憶手段からの
データを読み出す際データを一時的にラッチするラッチ
回路をさらに有し、ラッチ回路でラッチされたデータは
他の記憶手段からデータがデータバスへ出力するのと交
互にデータバスに出力されることを特徴とする画像処理
装置。 - 【請求項７】 請求項６記載の画像処理装置において、
第１記憶手段に対するデータの読み出し及び書込み位置
を指示するアドレスをアクティブにする第１アドレスア
クティブ手段と、第２記憶手段に対するデータの読み出
し及び書込み位置を指示するアドレスをアクティブにす
る第２アドレスアクティブ手段とをさらに有し、データ
の読み出しおよび０クリアのいずれの場合にも、第１ア
ドレスアクティブ手段と第２アドレスアクティブ手段に
より第１記憶手段と第２記憶手段を同時にアクティブに
することを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21056596A JPH1040167A (ja) | 1996-07-22 | 1996-07-22 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21056596A JPH1040167A (ja) | 1996-07-22 | 1996-07-22 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1040167A true JPH1040167A (ja) | 1998-02-13 |
Family
ID=16591434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21056596A Pending JPH1040167A (ja) | 1996-07-22 | 1996-07-22 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1040167A (ja) |
-
1996
- 1996-07-22 JP JP21056596A patent/JPH1040167A/ja active Pending
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