JPH0683694A - マルチポートアクセス制御回路 - Google Patents

Abstract

(57)【要約】 【目的】ページアクセスできる装置に対してマルチポー
トからのアクセスを可能とするとともに、各ポート間の
アクセスを高速に応答させることにある。 【構成】各ポート０，１のアドレスバス６，８に接続さ
れ且つ各ポート０，１からのアクセス要求が同一ページ
であることを検出するコンパレータ２６を設ける。この
コンパレータ２６により検出されるアクセス要求ページ
アドレスの一致により、バッファ２，３やページアクセ
ス装置１のページアクセス動作を制御回路２８で制御す
る。これにより、各ポートからのアクセス要求に高速に
応答する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は一つの装置に対して複数
のポートからのアクセスを可能にするマルチポートアク
セス制御回路に関し、特にページアクセス可能な装置を
制御するマルチポートアクセス制御回路に関する。

【０００２】

【従来の技術】従来のマルチポートアクセス制御回路
は、ページアクセス可能な装置に対してマルチポートか
らのアクセスを行っている。

【０００３】図４は従来の一例を示すマルチポートアク
セス制御回路のブロック図である。図４に示すように、
かかる例は２ポートのマルチポートアクセス制御回路を
示し、ページアクセス可能なページアクセス装置１と、
３ステートバッファ２および３と、双方向３ステートバ
ッファ４および５と、制御回路５３とを有する。また、
このアクセス制御回路は、ポート０のアドレスバス６お
よびデータバス７と、ポート１のアドレスバス８および
データバス９とを備えている。更に、制御回路５３の信
号についてみると、ポート０側はポート０からのアクセ
ス要求でアクティブになるセレクト信号（ＣＳ反転０：
反転はローレベルでアクティブとなることを示し、また
添字はポート番号を表わす。以下同様）１０と、ポート
０のアクセスがリードの場合ハイレベル，ライトの場合
ローレベルとなるリードライト制御信号（Ｒ／Ｗ反転
０）１１と、アクセスが完了した場合アクティブとなる
ポート０へのレディ信号（ＲＤＹ反転０）１２とを用
い、同様にポート１側はポート１用のセレクト信号（Ｃ
Ｓ反転１）１３と、リードライト制御信号（Ｒ／Ｗ反転
１）１４と、レディ信号（ＲＤＹ反転１）１５とを用い
る。

【０００４】また、制御回路５３からページアクセス装
置１に対しては、セレクト信号（ＣＳ反転）１６と、リ
ードライト制御信号（Ｒ／Ｗ反転）１７と、ページアク
セスの場合アクティブとなるページアクセス要求信号
（ＰＧ）４６とを送出する。これら相互間のアドレスお
よびデータはアドレスバス１８およびデータバス１９に
より転送される。

【０００５】前述した３ステートバッファ２，３はイネ
ーブル入力（Ｅ反転入力）がインアクティブで出力がハ
イインピーダンスとなり、双方向バッファ４，５はＥ反
転入力がインアクティブでバッファがハイインピーダン
ス、ディレクション入力（Ｄ入力）がハイレベルでデー
タバス１９からポート０データバス７あるいはポート１
データバス９の方向へ、ローレベルで逆方向へデータが
出力される。また、制御回路５３は各種のコントロール
信号を生成し、２０，２１，２２はそれぞれバッファ
２，双方向バッファ４のＥ反転入力，Ｄ入力へ供給され
るポート０アドレスイネーブル信号（ＡＥ反転０），デ
ータイネーブル信号（ＤＥ反転０），ディレクション信
号（Ｄ０）である。更に、２３，２４，２５はポート１
用のアドレスイネーブル信号（ＡＥ反転１），データイ
ネーブル信号（ＤＥ反転１），ディレクション信号（Ｄ
１）である。

【０００６】次に、ページアクセス動作について図５を
用いて説明する。図５は図４に示すページアクセス装置
の動作を説明するためのタイミング図である。図５に示
すように、ページアクセス装置１は通常のアクセス（ノ
ーマルアクセス）とページアクセスの２種類のアクセス
を行い、それぞれのアクセスタイミングを示している。
ここでは、説明を簡単にするため、リードアクセスにつ
いて示し、またデータバス１９上の「×」記号は値が不
定状態を表わしている。

【０００７】まず、ＰＧ信号４６をローレベルにしてア
ドレスバス１８を変化させると、そこから一定時間（ノ
ーマルアクセスタイム：ｔ_AA）後、データバス１９へデ
ータが出力される。これに対して、ＰＧ信号４６をハイ
レベルにしてアドレスバス１８を変化させると、ページ
アクセスを行なう。但し、ページアクセスが可能になる
には、アドレスバス１８の上位側（ページアドレスと記
述）がひとつ前のアクセスのページアドレスと同じでな
ければならない。このページアクセスでは、アドレスバ
ス１８（より正確にはページアドレス以外：アドレスバ
ス下位側）が変化してからｔ_AAよりも小さなアクセスタ
イム（ｔ_PA）でデータバス１９へデータが出力される。

【０００８】かかるページアクセスが可能な装置として
代表的なものは、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）がある。現時点でのＤＲＡＭのアクセスタ
イムとして、ｔ_AA：１００ｎＳ，ｔ_PA：４０ｎＳ等があ
り、ノーマルアクセスに対して、ページアクセスは約半
分のアクセスタイムで済むことになる。

【０００９】次に、マルチポートアクセス制御回路の動
作を図６を用いて説明する。図６は図４におけるマルチ
ポートアクセス制御回路の動作を説明するためのタイミ
ング図である。図６に示すように、ポート０アドレスバ
ス６が変化すると、ＣＳ反転０信号１０がアクティブと
なり、ポート０からのアクセス要求が通知される。これ
を受けて、制御回路５３はページアクセス装置１の使用
状況をチェックし、使用されていなければポート０のア
クセスを開始する。次に、ＡＥ反転０信号２０をアクテ
ィブにし、アドレスバス１８へポート０アドレスバス６
の内容を出力する。尚、ここでは明記していないが、リ
ードライトアクセスにともなってＲ／Ｗ反転およびＣＳ
反転信号を制御し、ページアクセス装置１へアクセスを
通知する。このアドレスバス１８におけるアクセスタイ
ムｔ_AAの後、データバス１９へデータが出力される。更
に、このデータは双方向バッファ４を通ってポート０デ
ータバス７へ出力され、ＲＤＹ反転０１２がアクティブ
となり、アクセス完了をポート０へ通知する。ポート０
からのアクセスが完了しないうちに、ポート１からのア
クセス要求が発生すると、すなわちポート１アドレスバ
ス８が変化しＣＳ反転１信号１３がアクティブとなる
と、ポート１からのアクセス要求はポート０からのアク
セス要求が完了するまで保留される。図６はこの状態を
表している。

【００１０】次に、ポート０のアクセスが完了すると、
ＡＥ反転０信号２０およびＤＥ反転０信号２１がインア
クティブとなり、つづいてＡＥ反転１信号２３およびＤ
Ｅ反転１信号２４がアクティブとなり、ポート１のアク
セスが始まる。かかるポート１アクセスもアクセスタイ
ムｔ_AA後にデータバス１９にデータが出力され、双方向
バッファ５を介してポート１データバス９へデータが出
力される。

【００１１】また、ＰＧ信号４６は各アクセスポートか
らの要求信号にしたがってアクティブ／インアクティブ
となる。例えば、キャッシュメモリを搭載する情報処理
装置がかかる例のマルチポートアクセス制御回路を使っ
た場合、キャッシュメモリはブロック化されているの
で、そこへメモリ内容を転送する場合に、ページアクセ
スモードを使用することができる。これをブロックリフ
ィルと呼ぶ。この場合、情報処理装置からブロックリフ
ィルの要求信号が出力され、それを受けたマルチポート
アクセス制御回路はＰＧ信号４６をアクティブにしてペ
ージアクセスを行なう。

【００１２】ここまでの説明では、すべてリードアクセ
スについて記述したが、ライトアクセスの場合は、リー
ドライト要求信号がローレベル、双方向バッファ４，５
の方向がポート０データバス７からポート１データバス
９およびデータバス１９へ向き、外部からデータが供給
される点を除けばリードアクセスと同様に動作する。

【００１３】図７は従来の他の例を示すマルチポートア
クセス制御回路のブロック図である。図７に示すよう
に、このアクセス制御回路は４ポートの例を示し、ポー
ト２，３のアドレスバス５５，５６をアドレスバス１８
へ出力するバッファ３６，３８と、ポート２，３のデー
タバス５７，５８とデータバス１９を接続する双方向バ
ッファ４０，４３とが前述した一例に付加されている。
また、４１，４４はポート２，ポート３用のデータイネ
ブル信号（ＤＥ反転２，ＤＥ反転３）であり、４２，４
５はディレクション制御信号（Ｄ２，Ｄ３）である。更
に、信号４７〜５２は信号１０〜１５と同様の信号であ
る。これらの信号により、制御回路５４は４ポートの制
御を行ない各種制御信号を発生する。かかる従来例の動
作は、アクセス調停機能が２ポートから４ポートへ拡張
されている点を除けば、前述した図４の従来例と同じで
ある。

【００１４】

【発明が解決しようとする課題】上述した従来のマルチ
ポートアクセス制御回路は、複数の情報処理装置でデー
タを交換する場合などによく使用されるが、この場合は
複数ポートから同一ページへのアクセスが発生する可能
性が高くなる。このような状況で、従来のマルチポート
制御回路は、あるポートに対してアクセスを開始してい
る場合、そのアクセスが完了するまで他のポートからア
クセス要求に応答できないという欠点がある。また、ア
クセスが始まってもノーマルアクセスでしか応答できな
いので、アクセスが遅いという欠点がある。上述した従
来例では、ポート０とポート１から同一ページへのアク
セスであっても、最低２×ｔ_AA時間かかってしまう。

【００１５】本発明の目的は、かかる複数ポートからの
アクセスを可能にするとともに、アクセスを高速化する
ことのできるマルチポートアクセス制御回路を提供する
ことにある。

【００１６】

【課題を解決するための手段】本発明のマルチポートア
クセス制御回路は、ページアクセス可能な装置に対して
アドレスバスおよびデータバスに複数組のバッファを挿
入し、前記バッファを制御することにより複数ポートか
らのアクセスを可能にするマルチポートアクセス制御回
路において、前記複数ポートのアドレスバスに接続され
且つ前記複数ポートからのアクセス要求が同一ページで
あることを検出するコンパレータと、前記コンパレータ
からの一致出力により前記複数組のバッファおよび前記
ページアクセス可能な装置をページアクセス動作するよ
うに制御する制御回路とを有して構成される。

【００１７】

【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一実施例を示すマルチポー
トアクセス制御回路のブロック図である。図１に示すよ
うに、本実施例は２ポートタイプのマルチポートアクセ
ス制御回路を示し、前述した図４の従来例に対してコン
パレータ２６と、このコンパレータ２６の出力（Ｍ信号
と記述）２７により動作が変化する制御回路２８とを設
けたことにある。その他のページアクセス装置１とバッ
ファ２，３と双方向バッファ４，５とアドレスバス６，
８とデータバス７，９，１９とは同一である。特に、コ
ンパレータ２６はポート０アドレスバス６とポート１ア
ドレスバス８のページアドレスを入力し、二つの値が一
致するとＭ信号２７をアクティブにするものである。

【００１８】図２は図１における各部信号のタイミング
図である。図２に示すように、本実施例の回路動作も説
明を簡潔にするために、リードアクセスについてのみ行
なう。まず、ポート０からのアクセス開始は、前述した
従来例と同じように発生する。このポート０へのアクセ
ス中に、ポート１から同一のページアドレスでアクセス
要求が発生すると、コンパレータ２６が同一ページアド
レスであることを検出し、Ｍ信号２７をアクティブにす
る。

【００１９】次に、この制御回路２８はポート０アクセ
スを完了する際、Ｍ信号２７がアクティブであるため、
同一ページへのアクセス要求がポート１からきているこ
とを検出するので、ＰＧ信号４６をアクティブにしてペ
ージアクセス装置１へページアクセスを行なわせる。こ
のページアクセス装置１はページアクセス要求であるた
め、ページアクセスタイム（ｔ_PA）後にデータをデータ
バス１９へ出力できる。このデータをポート１データバ
ス９へ引渡すことにより、ポート１からのアクセス要求
に応答することができる。

【００２０】また、ポート１からのアクセス要求が異な
るページアドレスへのアクセス要求であれば、Ｍ信号２
７はインアクティブのままであるので、ＰＧ信号４６も
インアクティブとなり、従来例と同様にノーマルアクセ
スでポート１へ応答する。

【００２１】図３は本発明の他の実施例を示すマルチポ
ートアクセス制御回路のブロック図である。図３に示す
ように、本実施例は４ポートマルチポートアクセス制御
回路を示し、図７の従来例に対応している。本実施例は
４つのコンパレータ２６，３０，３２，３４を設け、Ｍ
０信号２７，Ｍ１信号３１，Ｍ２信号３３，Ｍ３信号３
５により制御回路２９を制御している。このように、４
ポート以上の多ポートアクセス制御回路において、第一
の実施例のように、アクセス要求のページアドレスを各
ポートのアドレスバスから取ると、ｎポートアクセス制
御回路では、_nＣ₂ ＝ｎ（ｎ−１）／２個ものコンパレ
ータが必要となる。このため、前述した図７の４ポート
マルチポート制御回路の場合、₄ Ｃ₂ ＝６個のコンパレ
ータが必要になり、回路が非常に複雑になってしまう。

【００２２】そこで、コンパレータ２６，３０，３２，
３４の一入力をアドレスバス１８へ接続したものが、本
実施例である。制御回路２９を制御する信号はＭ０２７
の他に、ポート１アドレスに対するコンパレータ３０の
出力（Ｍ１）３１とポート２に対するコンパレータ３２
の出力（Ｍ２）３３と、ポート３に対するコンパレータ
３４の出力（Ｍ３）３５とを用いる。このポート０に対
するコンパレータ２６の出力は、他ポートと明確に区別
するためにＭ０と記述しているが、前述した図１の第一
実施例のＭと同じである。

【００２３】次に、本実施例の回路動作を前述した図２
のタイミング図を用いて説明する。まず、ポート０から
のアクセスを始めると、ポート０アドレスバス６の内容
がバッファ２を介しアドレスバス１８へ出力され、アク
セスが始まる。この時、当然Ｍ０信号２７はアクティブ
となるが、これは制御回路２９が無視をする。

【００２４】次に、多ポート、例えばポート１からの同
一ページアクセス要求があると、Ｍ１信号３１がアクテ
ィブとなり、前述した一実施例と同様にページアクセス
へ移行する。このように、アドレスバス１８にはアクセ
ス中のアドレス情報が出力されているため、これと各ポ
ートからのアクセス要求のページアドレスを比較しても
よいことになる。

【００２５】このように構成すると、ｎポートのアクセ
ス制御回路の場合、コンパレータの数はｎ個で済むとい
う利点がある。また、各ポートのアドレスを交差させて
引き回す必要がなく、各ポートが対称的な構成となり、
ＬＳＩ化等を行ないやすくなるという利点もある。

【００２６】

【発明の効果】以上説明したように、本発明のマルチポ
ートアクセス制御回路は、各ポートからのアクセス要求
のページアドレスを比較するコンパレータと、それによ
って検出されるページアクセスを実行する制御回路とを
設けることにより、複数ポートからのアクセスを可能に
するとともに、各ポートから同一ページへのアクセスが
連続した場合にもより高速に応答することができるとい
う効果がある。すなわち、図２のタイミング図からも判
るように、ポート０のアクセスが始まってからポート１
へのアクセスが完了するまでは、ｔ_AA＋ｔ_PA時間となる
ので、ＤＲＡＭを用いた場合には、従来例では２×１０
０＝２００ｎＳかかるのに対し、本発明では１００＋４
０＝１４０ｎＳで完了させることができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すマルチポートアクセス
制御回路のブロック図である。

【図２】図１における各部信号のタイミング図である。

【図３】本発明の他の実施例を示すマルチポートアクセ
ス制御回路のブロック図である。

【図４】従来の一例を示すマルチポートアクセス制御回
路のブロック図である。

【図５】図４に示すページアクセス装置の動作を説明す
るためのタイミング図である。

【図６】図４におけるマルチポートアクセス制御回路の
動作を説明するためのタイミング図である。

【図７】従来の他の例を示すマルチポートアクセス制御
回路のブロック図である。

【符号の説明】

１ ページアクセス装置 ２，３，３６，３８ バッファ ４，５，４０，４２ 双方向バッファ ６，８，１８ アドレスバス ７，９，１９ データバス ２６，３０，３２，３４ コンパレータ ２８，２９ 制御回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】 ページアクセス可能な装置に対してアド
   レスバスおよびデータバスに複数組のバッファを挿入
   し、前記バッファを制御することにより複数ポートから
   のアクセスを可能にするマルチポートアクセス制御回路
   において、前記複数ポートのアドレスバスに接続され且
   つ前記複数ポートからのアクセス要求が同一ページであ
   ることを検出するコンパレータと、前記コンパレータか
   らの一致出力により前記複数組のバッファおよび前記ペ
   ージアクセス可能な装置をページアクセス動作するよう
   に制御する制御回路とを有することを特徴とするマルチ
   ポートアクセス制御回路。