JPH0279149A - 記録装置のデータ転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は記録装置制御装置において、ホストコンピュー
タとメモリ間、記録装置とメモリ間の同時転送中に、Ｍ
ＰＵがダイレクトにメモリをアクセスできる記録装置の
データ転送方式に関する。

〔従来の技術〕

従来の装置は、アダブチツク社のＡｌＣ６１０マニユア
ルに記載のように、メモリを介してのホストコンピュー
タと記録装置のデータ転送において、ホストコンピュー
タとメモリ間、記録装置とメモリ間の同時転送が可能で
あるが、この転送中にＭＰＵがメモリをダイレクトアク
セスすることはできなかった。また、と記聞時転送を行
うためにメモリとの間に２つのアドレスラッチ回路を設
けていた。

〔発明が解決しようとする課題〕

上記従来技術は、ホストコンピュータとメモリ間、記録
装置とメモリ間の同時転送中に、ＭＰＵがメモリをダイ
レクトアクセスするという点について配慮がされておら
ず、ＭＰＵがメモリを高速にアクセスできない点に問題
があった。さらに、上記従来技術は、外付けのアドレス
ラッチ回路の数の点について配慮されておらず、外付は
部品点数が多くなる問題があった。

本発明は、外付は部品点数を削減し、ホストコンピュー
タとメモリ間、記録装置とメモリ間の同時転送中に、Ｍ
ＰＵがメモリをダイレクトアクセスできることを目的と
している。

〔課題を解決するための手段〕 上記目的を達成するために、記録装置制御装置にホスト
コンピュータとメモリ間のデータ転送におけるメモリア
ドレスと、記録装置とメモリ間のデータ転送におけるメ
モリアドレスと、ＭＰＵのアドレスバスを選択するセレ
クタと、メモリアドレスをマルチプレックスさせるセレ
クタと、ＭＰＵとメモリ間、記録装置とメモリ間のデー
タバスを選択するセレクタと、それらを制御する制御回
路を設けたものである。

また、記録装置制御装置にメモリの上位アドレスの比較
器を設けたものである。

〔作用〕

ホストコンピュータとメモリ間のデータ転送におけるメ
モリアドレスと、記録装置とメモリ間のデータ転送にお
けるメモリアドレスと、ＭＰＵのメモリアドレスを選択
するセレクタは、それら３つのメモリアドレスのいずれ
の内容を出力するかを切換える。メモリの上位アドレス
を比較する比較器は、新しく設定されたメモリの上位ア
ドレスとその前に設定されていたメモリの上位アドレス
を比較し、値が異なっていれば制御回路にメモリアドレ
スラッチ信号ＭＡＳの出力を促す信号を出力する。メモ
リのアドレスをマルチプレックスさせるセレクタは、メ
モリの上位アドレスと下位アドレスの出力を切換える。

ＭＰＵとメモリ間のデータバスと、記録装置とメモリ間
のデータバスを選択するセレクタは、ＭＰＵとメモリ間
、記録装置とメモリ間のデータ転送において、いずれの
データバスを選択するかを切換える。制御回路は、前述
した全てのセレクタと、メモリアドレスラッチ信号ＭＡ
Ｓを制御する。

以上のような回路を、ホストコンピュータと記録装置と
の間に設けられる記録装置制御装置に設けることにより
、メモリを介してのホストコンピュータと記録装置間の
データ転送において、ホストコンピュータとメモリ間、
記録装置とメモリ間の同時転送が可能となり、さらに、
その転送中にＭＰＵがメモリをダイレクトアクセスする
ことも可能となる。

〔実施例〕

以下、本発明の一実施例を第１図、第２図、第３図によ
り説明する。

第１図は、本発明を適用する記録装置制御装置のブロッ
ク図である。

ＭＰＵＩは、マイクロプロセッサであり、第１図に示す
ようなシステムの制御を司る。ホストアドレス下位レジ
スタ２及びホストアドレス上位レジスタ３はそれぞれ図
示していないホストコンピュータとメモリ１４間のデー
タ転送におけるメモリ１４の下位アドレス、上位アドレ
スを格納する。

ドライブアドレス下位レジスタ４及びドライブアドレス
上位レジスタ５は、それぞれ記録装置とメモリ１４間の
データ転送におけるメモリ１４の下位アドレス、上位ア
ドレスを格納する。Ａ−１バスは１６ビツトバスでＭＰ
ＵＩのアドレスバスである。セレクタ６はホストアドレ
ス下位レジスタ２の内容と、ドライブアドレス下位レジ
スタ４の内容と、Ａ−１バスの下位アドレスのいずれか
を選択する回路である。セレクタはホストアドレス上位
レジスタ３の内容と、ドライブアドレス上位レジスタ５
の内容と、Ａ−１バスの上位アドレス争いずれかを選択
し、さらに、その選択されたち・、・・） のを後に記す比較器１０のレジスタに格納する。

セレクタ８はセレクタ６より出力されるメモリ１４の下
位アドレスと、セレクタより出力されるメモリ１４の上
位アドレスの出力を選択する回路である。セレクタ９は
ＭＰＵＩとメモリ１４間のデータ転送におけるデータバ
スと、記録装置とメモリ１４間のデータ転送におけるデ
ータバスを選択するための回路である。もし、どちらも
選択されない場合、ホストコンピュータとメモリ１４間
のデータバスが選択される。比較器１０は２つのレジス
タを用いて、新しく設定されたメモリ１４の上位アドレ
スとその前に設定されていたメモリ１４の上位アドレス
を比較し、そし、それらの値が異なっていれば後に記す
制御回路１２に対して信号を出力する。Ｓ／Ｐ変換器１
１は記録装置とメモリ１４間のデータ転送において、記
録装置側からのシリアルデータをパラレルデータに、メ
モリ１４側からのパラレルデータをシリアルデータに変
換する回路である。制御回路１２はセレクタ６．７，８
，９．Ｓ／Ｐ変換器１１を制御し、メモリ１４をリード
・ライトするためのリード・ライ１−信号−ＭＲＤ、−
ＭＷＲを出力し、記録装置制御装置１５の外部でメモリ
１４の上位アドレスをラッチするためのアドレスラッチ
信号ＭＡＳを出力する回路である。ラッチ回路】３はセ
レクタ８より出力されるメモリ１４の上位アドレスを制
御回路１２により出力されるＭＡＳ信号によりラッチす
る回路である。

第２図及び第３図は、ホストコンピュータとメモリ１４
間、記録装置とメモリ１４間の同時転送と、その転送中
にＭＰＵ１がメモリ１４をダイレクトアクセスするとき
のタイミングチャートである。

以下に、具体的な動作について説明する。

第１図のような記録装置制御装置１５はホストコンピュ
ータが要求したコマンドＭＰＵＩが解読した後、ＭＰＵ
Ｉの指示により記録装置に対し、読取り書込みを行うも
のである。

ホストコンピュータが記録装置制御装置１５に対し、複
数セクタの読取り要求を出し、記録装置制御装置１５の
制御により記録装置側からメモリ］４へ１セクタ目のデ
ータが格納された後、２セクタ目のデータがメモリ１４
に格納される間にホストコンピュータとメモリ１４間の
転送が行われ、その転送中にＭＰＵＩがメモリ１４をダ
イレクトアクセスする時の同時転送動作を第１図、第２
図を用いて説明する。

第１図において、ホストコンピュータが読取り要求を出
すと、ＭＰＵＩはそれを解読し、まずデータ転送におけ
る総セクタ数と、セクタを構成するデータ部のバイト長
を制御回路１２のレジスタに設定する。これらレジスタ
は、データが転送される毎にデクリメントし、設定セク
タ数分のデータ転送を終了すると、ホストコンピュータ
に対し制御回路１２が転送終了信号を出す。また、ＭＰ
ＵＩは記録装置からのデータをメモリ１４に格納するた
めに、データバスＤ−１によりドライブアドレス下位レ
ジスタ４．ドライブアドレス上位レジスタ５にメモリ１
４のアドレスを格納する。

これらの値は、それぞれＤ−２，Ｄ−３によりセレクタ
６，７に入力される。次に、記録装置制御装置１５はホ
ストコンピュータの指定するセクタを検出し、そのセク
タのデータ部をＳ／Ｐ変換器１】でシリアルデータから
パラレルデータに変換する。次に制御回路１２は、まず
記録装置からシリアルデータであるリードデータＲＤＴ
が８ビツト蓄積され、１回のデータ転送に必要なパラレ
ルデータが溜まっていることをＣ−１信号により認識す
ると、セレクタ６．７よりそれぞれドライブアドレス下
位レジスタ４及びドライブアドレス上位レジスタ５の内
容をＣ−２，Ｃ−３信号により出力する。出力された内
容は、Ｄ−４，Ｄ−５によりセレクタ８に入力される。

また、セレクタ７の内容はＤ−５により比較器１０に入
力される。

比較器１０では、新しく設定されたメモリ１４の上位ア
ドレスとその前に設定されていたメモリ１４の上位アド
レスを比較し、値が異なっていれば、ＭＡＳ信号の出力
を促すために制御回路１２にＣ−６信号を出力する。続
いて、セレクタ８において制御回路１２からのＣ−４信
号により、ドライブアドレス上位レジスタ５の内容を出
力し、その内容を記り装置制御装置１５の外部でラッチ
させるために制御回路１２はアドレスラッチ信号ＭＡＳ
を出力する。この処理は比較器１０によりメモリ１４に
出力する上位アドレスを変更する指示があった場合に行
う。上位アドレスを変更する必要のない場合は行わない
。従って、この処理を行う必要のない時はセレクタ８よ
り出力される内容は、メモリ１４の下位アドレスだけで
ある。なお、データ転送起動直後は、外部のランチ回路
１３の出力を確定するためにこの処理は必ず行う。

次にドライブアドレス上位レジスタ５の内容がラッチ回
路１３より出力され、続いてセレクタ８よリドライブア
ドレス下位レジスタ４の内容が出力される。このように
、記録装置側がアクセスするメモリ１４のアドレスがメ
モリ１４に人力される。

さらに、制御回路１２はセレクタ９において、Ｃ−５信
号により記録装置とメモリ１４間のデータバスを選択す
る。続いて制御回路１２は、メモリ１４ヘライトイネー
ブル信号−ＭＷＲを出力することによりデータがメモリ
１４へ書込まれる。

以上のような動作を重ね、記録装置側からの１セクタ目
の最後のデータがメモリ１４に書込まれると、第２図に
示すように１次の２セクタ目の最初のデータがメモリ１
４に書込まれる間の時間及び２セクタ目のデータ転送に
おいて、記録装置側からのデータがメモリ１４に書込ま
れ、次の記録装置側からのデータがメモリ１４に書込ま
れる間の時間を、ホストコンピュータとメモリ間のデー
タ転送に利用すわば、ホストコンピュータとメモリ１４
間、記録装置とメモリ１４間の同時転送が可能となる。

この時、ホストコンピュータとメモリ１４のデータ転送
は１セクタ目の最初のデータから送る。このホストコン
ピュータとメモリ１４間の転送は、第１図に示すように
ホストアドレス下位レジスタ２．ホストアドレス上位レ
ジスタ３に、ホストコンピュータとメモリ１４間のデー
タ転送におけるメモリ１４の下位アドレス、上位アドレ
スを格納し、これらの値をＤ−６，Ｄ−７によりセレク
タ６，７に入力し、さらに、ホストコンピュータとメモ
リ１４間のデータバスを選択し、メモリ１４へ−ＭＲＤ
を出力することにより、後は記録装置とメモリ１４間の
データ転送と同様に行われる。さらにこの時間を、ＭＰ
Ｕ１とメモリ１４間のデータ転送にも利用できる。この
転送はＭＰＵＩのＡ−１バスによりダイレクトにメモリ
１４のアドレスをセレクタ６．７に入力し、ＭＰＵＩと
メモリ１４間のデータバスを選択することにより、後は
記録装置とメモリ１４間のデータ転送と同様に行われる
。

ところで本発明では、ＭＡＳ信号は最高でもメモリコ４
の連続した領域に対し、２５６バイト単位で１回出力す
ることにより、１セクタが５１２バイトであれば、デー
タ転送起動後１セクタ転送するのにＭ、ＡＳ信号を２回
出力することになる。

このことから、メモリに対するアドレスバス幅を拡張し
、上位アドレス幅を８ビツト、下位アドレス幅を１６ビ
ツトにすれば、１セクタが５１２バイトであっても、Ｍ
ＡＳ信号の出力はデータ転送起動直後の１−回だけで済
み、また同時転送においても、ホストコンピュータとメ
モリ間、記録装置とメモリ間、ＭＰＵとメモリ間のデー
タ転送におけるメモリアクセス空間が同ページであれば
、各データ転送間の切換え時にＭＡＳ信号を出力せずに
済む。このようにすれば、メモリの上位アドレスを出力
する時間が不必要となり、高速アクセスが可能となる。

また、データ転送において優先順位が高いものは記録装
置とメモリ１４間の転送で、これはＳ／Ｐ変換器１１が
記録装置側から次々とシリアルデータが送られ、８ビッ
ト溜まった時には必ずそのパラレルデータをメモリ１４
へ出力しないと、次のシリアルデータが入るレジスタが
なくなるためである。続いてはＭＰＵ１がメモリ１４を
アクセスしたときであり、最も低いものはホストコンピ
ュータとメモリ１４間のデータ転送である。

次に、ホストコンピュータが記録装置に対し、複数セク
タの書込み要求を出したときの動作については、データ
の転送方向は逆であるが、ホストコンピュータの読取り
要求時の動作と同様である。

このときのタイミングチャートを第３図に示す。

以上述べてきたように、本実施例によれば、メモリを介
してのホストコンピュータと記録装置間のデータ転送に
おいて、ホストコンピュータとメモリ間、記録装置とメ
モリ間の同時転送が可能となり、その転送中においてＭ
ＰＵがメモリをダイレクトアクセスすることが可能とな
る。また、これらのデータ転送は、外部に１つのアドレ
スラッチ回路を設けることにより達成される。

〔発明の効果〕

本発明によれば、ホストコンピュータとメモリ間、記録
装置とメモリ間の同時転送中に、ＭＰＵがメモリをダイ
レクトアクセスすることが可能となり、ＭＰＵがメモリ
を高速にアクセスできる効果がある。また、上記の効果
は、外部にメモリの上位アドレスラッチ回路を１つ設け
ることにより達成されるので、外付は部品点数及び配線
面積が削減でき、その分、基板面積を縮小できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図及
び第３図は第１図におけるデータ転送の動作を示すタイ
ミングチャートである。 １・・・ＭＰＵ、 ２・・・ホストアドレス下位レジスタ、３・・・ホスト
アドレス上位レジスタ、４・・・ドライブアドレス下位
レジスタ、５・・・ドライブアドレス上位レジスタ、６
．７，８．９・・・セレクタ、 １０・・・比較器、　　　　１１・・・Ｓ／Ｐ変換器、
１２・・・制御回路、　　　　１３・・・ラッチ回路、
１４・・メモリ、　　　　　１５・・・記録装置制御装
置。 第　１　図

Claims (1)

1. 【特許請求の範囲】 １、ホストコンピュータと記録装置との間に設けられる
   記録装置制御装置において、ホストコンピュータとメモ
   リ間、記録装置とメモリ間のデータ転送におけるそれぞ
   れのメモリアドレスとＭＰＵのアドレスバスを選択する
   セレクタと、メモリアドレスをマルチプレックスさせる
   セレクタと、ＭＰＵとメモリ間、記録装置とメモリ間の
   データバスを選択するセレクタと、それらを制御する制
   御回路を設けることにより、メモリを介してのホストコ
   ンピュータと記録装置間のデータ転送において、ホスト
   コンピュータとメモリ間、記録装置とメモリ間の同時転
   送が可能であり、その転送中において、ＭＰＵがメモリ
   をダイレクトアクセスできることを特徴とする記録装置
   のデータ転送方式。 ２、前記記録装置制御装置において、メモリの上位アド
   レスの比較器を設けることにより、メモリとの間の上位
   アドレスラッチ回路が１つであっても、メモリを介して
   のホストコンピュータと記録装置間のデータ転送におい
   て、ホストコンピュータとメモリ間、記録装置とメモリ
   間の転送及びＭＰＵがメモリへダイレクトアクセスが高
   速に行えることを特徴とする請求項１記載の記録装置の
   データ転送方式。