JPH0462086B2 - - Google Patents

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、データバツフア・アドレス制御回路
に関し、特に複数個のデータバツフアとそれらを
アドレツシングするための複数個のアドレスポイ
ンタを備え、プログラムの簡素化を計ることが可
能なデータバツフア・アドレス制御回路に関する
ものである。 〔従来の技術〕 コンピユータ・システムに外部記憶装置を接続
する場合、入出力系を制御するチヤネルと外部記
憶装置との間にデータ転送を制御するための制御
装置を介在させている。外部記憶装置として、例
えば、磁気デイスク装置を使用するときには、磁
気デイスク制御装置が接続される。 従来より、デイスク制御装置は、転送データを
一時的に貯え、ICメモリ等から構成されるデー
タバツフアを備えている。デイスク制御装置に内
蔵されるデータバツフアの個数は、通常１個であ
り、このデータバツフアをアドレツシングするた
めのアドレス・ポインタ（TIAP：Transfer
Input Address Pointer、およびTOAP：
Transfer Output Address Pointer）は、ハー
ドフエア的にもプログラム的にも入力用と出力用
と各々１個が使用されている。データバツフアの
個数が１個ですんだ理由は、データ転送速度に関
係があり、データがデータバツフアを通過するた
めに要する時間、すなわちデータバツフア入出力
データ処理速度が、従来のデータ転送速度を十分
に上回つていたからである。しかし、今後、装置
間のデータ転送速度がさらに高速化すると、現状
のままでは、データバツフア入出力データ処理速
度が要求されるデータ転送速度を下回るようにな
ることが予想される。 データバツフア入出力データ処理速度を高速化
するためには、次の２つの方法が考えられる。す
なわち、(a)データバツフアを構成するメモリ素子
に高速素子を用いる方法、(b)メモリ素子は従来の
ものを使用するが、データバツフア入出力データ
処理回路を複数個設けて、転送データを並列的に
処理する方法、である。 従来、アドレス制御方式に関するものとして
は、特開昭59−220855号、特開昭59−225466号、
および特開昭59−173868号各公報に記載された技
術があるが、これらの技術を用いてメモリ入出力
データ処理速度を高速化する場合、上記(a)の方法
により実現することが最も容易である。しかし、
この方法では当然、コストアツプを招くととも
に、高速化に制限が生じる。また、(b)の方法を用
いて、データバツフア入出力データ処理速度の高
速化を実現しようとすると、複数個のデータバツ
フアを設けるとともに、各データバツフアに対応
した個数の入力用アドレスポインタ（以下、
TIAPと記す）および出力用アドレスポインタ
（以下、TOAPと記す）と、さらにプログラムに
よるデータバツフアへのデータ書き込み時、また
はデータバツフアからのデータ読み出し時のデー
タバツフア・アドレツシング用として１個または
各データバツフアに対応した個数のプログラムア
ドレスポインタ（以下、PAPと記す）を設けた
データバツフア・アドレツシング制御回路が必要
となる。そして、このデータバツフア・アドレツ
シング制御回路の制御に関するプログラムを、ポ
インタが増加するごとに新しく作成する必要があ
り、プログラムの命令ステツプ数の増加と煩雑化
は免れない。 第２図は、従来のデイスク制御装置のデータバ
ツフア・アドレス制御回路のブロツク図である。 従来、デイスク制御装置のデータバツフアは、
第２図に示すように１個であり、このデータバツ
フア３３をアドレツシングするためのアドレスポ
インタとしては、データ転送用のTIAP２９と
TOAP３０が各々１個ずつあり、プログラムに
よるデータバツフア３３への書き込み時と、デー
タバツフア３３からのデータ読み出し時のアドレ
ツシングを行うPAP３１が１個ある。 第２図において、データ転送開始前にプログラ
ムにより、TIAP２９にはデータバツフア３３へ
の最初のデータが入力されるべきアドレス値を、
またTOAP３０にはデータバツフア３３から最
初のデータが出力されるべきアドレス値を、それ
ぞれセツトする命令を実行し、この命令実行時刻
に、ハードウエアはTIAP２９とTOAP３０に
各々の値をセツトする。 データ転送が開始されると、データバツフア３
３へのデータ入力時には、TIAP２９の出力値が
セレクタ３２で選択され、この出力値でデータバ
ツフア３３をアドレツシングし、１回のデータ入
力動作が終了すると＋１回路２５でセレクタ３２
の出力値に対して＋１した値をセレクタ２７を通
してTIAP２９にセツトすることにより、TIAP
２９の保持する値を更新する。また、データバツ
フア３３からのデータ出力時には、TOAP３０
の出力値がセレクタ３２で選択され、この出力値
でデータバツフア３３をアドレツシングし、１回
のデータ出力動作が終了すると＋１回路２５でセ
レクタ３２の出力値に対して＋１した値をセレク
タ２７を通してTOAP３０にセツトすることに
より、TOAP３０の保持する値を更新する。こ
のようにして、データバツフア３３はデータ入出
力動作の度ごとにシーケンシヤルにアドレツシン
グされる。 また、プログラムによりデータバツフア３３へ
のデータ書き込み、またはデータバツフア３３か
らのデータ読み出しを行う場合には、先ずプログ
ラムが書き込み／読み出しを行うデータバツフア
３３上でのアドレス値をPAP３１にセツトする
命令を実行し、この命令実行時刻にハードウエア
は、PAP３１が保持すべき初期値としてプログ
ラムが指定した値をセレクタ２８で選択し、
PAP３１にセツトする。そして、プログラムに
よる書き込みまたは読み出し時には、PAP３１
の出力がセレクタ３２で選択され、この出力値で
データバツフア３３がアドレツシングされる。 書き込み／読み出し動作が終了すると、セレク
タ３２の出力は、もしこの書き込み／読み出し動
作が連続書き込み／読み出しモードでなければ、
セレクタ２８を通つて再びPAP３１にセツトさ
れ、連続書き込み／読み出しモードであれば、セ
レクタ３２の出力は＋１回路２６により＋１さ
れ、この＋１された値がセレクタ２８を通つて
PAP３１にセツトされる。従つて、プログラム
がデータバツフア３３上で連続した複数のアドレ
スに対してデータ書き込み／読み出しを行う場合
には、連続書き込み／読み出しモードを使用すれ
ば、プログラムはアドレスの初期値を一度セツト
するだけで、その後の書き込み／読み出し命令実
行時には、PAP３１によりデータバツフア３３
上のアドレスに対してシーケンシヤルに書き込
み／読み出しを行うことができる。 〔発明が解決しようとする問題点〕 単に第２図に示した従来の技術の延長として、
データバツフアを複数個使用して、データの並列
処理を考えただけでは、ハードウエアは勿論のこ
と、プログラム的にも各データバツフアに対応す
る個数分だけのアドレスポインタを管理する必要
があり、例えばデータバツフアがｎ個の場合、プ
ログラムはTIAP1〜ｎとTOAP1〜ｎの全てのア
ドレスポインタを個別に管理しなければならな
い。 また、PAPもｎ個用いる場合には、プログラ
ムはさらにこれらのｎ個のPAPについても、個
別に管理しなければならなくなる。 第２図に示すデータバツフア・アドレス制御回
路においては、データバツフアの個数に比例し
て、この回路の制御に関与するプログラムの命令
ステツプ数の増加と煩雑化を招くという問題があ
る。 本発明の目的は、このような問題を解決し、ア
ドレスポインタを複数個用いた場合でもプログラ
ム的には各々１個しかないものとして扱うことが
でき、命令ステツプ数の最小化、簡素化を計るこ
とが可能なデータバツフア・アドレス制御回路を
提供することにある。 〔問題点を解決するための手段〕 上記目的を達成するため、本発明のデータバツ
フア・アドレス制御回路は、他装置との間でデー
タ転送を行うため、並列使用により入出力処理を
行い、一時的に転送データを貯える複数個のデー
タバツフアと、各データバツフアにそれぞれ対応
した個数の入力および出力用アドレスポインタ
と、プログラムにより各データバツフアの書き込
み／読み出しを行う時にアドレツシングを行う共
通のアドレスポインタとを有し、各データバツフ
ア内の格納エリアはデータバツフアの個数だけ飛
び番地のアドレスを備え、該アドレスは各データ
バツフア相互間で排他的となるように定義され、
転送データの入出力時には、アドレスポインタが
各データバツフア上で定義されたアドレス値でデ
ータバツフアをアドレツシングし、プログラムに
よりデータバツフアをアドレツシングする時に
は、そのアドレスが定義されているデータバツフ
アを自動的に選択してデータの書き込み／読み出
しを行うことに特徴がある。 〔作用〕 本発明においては、複数個のデータバツフアを
用いて並列データ転送を行い、またハードウエア
として、各データバツフアに対応した個数の
TIAP、TOAPと、プログラムにより各データバ
ツフアの書き込み／読み出しを行うときにアドレ
ツシングを行う１個のPAPを設け、各データバ
ツフアは互いに排他的なアドレスを有し、プログ
ラム的にはTIAPとTOAPを１個として扱うこと
ができるようにする。すなわち、アドレスポイン
タであるTIAPとTOAPがハードウエアとして何
個存在しようとも、プログラム的には、PAPと
同様にTIAPとTOAPも各々１個ずつしか備えて
いないものとして扱えるようにし、データバツフ
アが何個で構成された制御装置であつても、プロ
グラムのステツプ数を最少かつ簡素にすることが
できる。 〔実施例〕 以下、本発明の実施例を、図面により詳細に説
明する。 第９図はコンピユータ・システムにおける一般
的な、チヤネルCHとデイスク制御装置DKC、お
よびデイスク駆動装置DKUとの間のデータ転送
路に関する結合状態を示した図である。 図中のデータ転送路は、チヤネルCHから送出
されるライト・データを転送する１バイト幅から
なる１本のバス（BUS OUT）と、チヤネルCH
へ入力されるリード・データを転送する１バイト
幅からなる１本のバス（BUS IN）の２本の単方
向バスからなつている。ここにおいてデイスク制
御装置DKCは従来よりデータバツフアを有して
いる。 データバツフアの使用目的は、一時的に転送デ
ータを貯えることにより、チヤネルCHとデイス
ク駆動装置DKUとの間の一時的なデータ転送速
度の差を吸収することにある。 このデータ転送速度の差はデイスクが回転体で
あつて、１定の間隔でデータ送出／要求を行うの
に対し、チヤネルCHはその処理能力の関係か
ら、中央処理装置CPU（図示せず）との間での転
送データの授受が一時的にできなくなることがあ
るために生じる。 従来のデイスク制御装置DKCはデータバツフ
アを１個しか有していなかつた。その理由は従来
のデータ転送の場合だと、データバツフアが１個
だけでもデータ転送速度とデータバツフア入出力
制御速度とを比較して後者の方がまさつていたこ
とによる。 しかし今後、データ転送速度は従来より更に高
速化すると予測される。 高速化の方法としては単位バス当りのデータ転
送速度を上げるかまたはバスの本数を増加させ同
時に複数バイトのデータ転送をさせることが考え
られる。 データ転送速度が高速化すると従来のデータバ
ツフア入出力制御速度も高速にする必要がある。 データバツフア入出力制御を高速化するために
は前述したようにデータバツフアを構成するメモ
リ素子に高速素子を用いる方法が、メモリ素子は
従来のものを使用してデータバツフアを複数個設
けて、転送データを並列的に処理する方法が考え
られる。本発明は後者、すなわちデータバツフア
を複数個設けて転送データを並列処理することに
より、データバツフア入出力制御を高速化する方
法をとつた場合のデータバツフアアドレス制御回
路に関するものである。 第３図および第４図は、従来の緊張技術として
得られるデータバツフアアドレス制御回路のブロ
ツク図を示したものである。すなわち、第２図に
示した従来のデイスク制御装置におけるデータバ
ツフア・アドレス制御回路を基にして、その延長
線上で、データバツフアをｎ個用いて並列データ
転送処理を行わせる場合には、データバツフア・
アドレス制御回路は第３図と第４図のようにな
る。 第３図において、データバツフアは、データバ
ツフア(1)４３〜（ｎ）５４のｎ個設けられてお
り、またこれらをアドレツシングするための
TIAPとTOAPはプログワム的にもハードウエア
的にもTIAP(1)４２〜（ｎ）４７とTOAP(1)４３
〜（ｎ）４８の各々ｎ個設けられている。データ
転送開始前に、TIAP４２〜４７とTOAP４３〜
４８には、プログラムによつて各々別個にアドレ
スの初期値として適切な値をセツトする命令が実
行される。従つて、１つのアドレスポインタにセ
ツトする命令が１ステツプかかるものとすると、
全てのアドレスポインタに初期値をセツトするた
めには、2nステツプかかつてしまうことになる。 また、第３図では、PAP４４は１個であり、
このPAP４４を用いてプログラムによるデータ
バツフアへのデータ書き込み、またはデータバツ
フアからのデータ読み出しのためのアドレツシン
グを行う。PAP４４が１個であるため、データ
バツフア５２〜５４中の全てのアドレスは独立し
ていなければならない。何故ならば、重複するア
ドレスがあると、PAP４４でのアドレツシング
がそれらの重複するアドレスの全てに対して行わ
れてしまうため、プログラムとしては、ある所定
の１つのアドレスのみに対してデータ書き込み／
読み出しを行おうとしても、ハードウエア的には
全ての重複するアドレスに対して書き込み／読み
出しを行つてしまうからである。従つて、PAP
４４が１個の場合のデータバツフア５２〜５４に
対するアドレス割り付けとして、例えば、 ０≦データバツフア(1)のアドレス範囲≦ａ ａ＋１≦データバツフア(2)のアドレス範囲≦ｂ ｂ＋１≦データバツフア(3)のアドレス範囲≦ｃ 〓 〓 のように、アドレスが重複しないようにしなけれ
ばならない。 第３図において、データ転送時には、先頭デー
タD₁から順次転送されるｌ個のデータD₁，D₂，
D₃…D_o，D_o+1，D_o+2，…Dlは、ｎ個のデータバ
ツフアを用いて並列に処理される。そして、 D₁はデータバツフア(1)５２ D₂はデータバツフア(2)５３ 〓 〓 D₁はデータバツフア（ｎ）５４ D_o+1はデータバツフア(1)５２ D_o+2はデータバツフア(2)５３ 〓 〓 のように、ｎの周期で同じデータバツフアがアド
レツシングされて、そのデータに対す入出力バツ
フアとして使用される。 データ転送により、データバツフア(1)５２〜
（ｎ）５４入力されたデータのうち、ｍ番目に転
送されたデータをプログラムにより読み出したい
とき、またｍ番目に転送されたデータをプログラ
ムにより書き換えたいときには、先ずプログラム
でそのデータがどのデータバツフアに格納されて
いるかをｍとｎとの関係に基づいて計算し、かつ
求められたデータバツフアのどのアドレスに格納
されているかを、そのデータバツフアをアドレツ
シングしたTIAPの初期値とｍ、ｎの関係から求
めた上で、そのアドレスをPAP４４にセツトし
た後、データバツフアからデータを読み出すか、
またはデータバツフアにデータを書き込まなけれ
ばならない。このことは、プログラムに多大な負
担をかけることになる。つまり全てのデータバツ
フアとアドレスポインタの管理をする必要があ
り、かつ命令ステツプ数と実行時間が増大するの
で、実用的ではない。 次に、第４図も同じく従来技術の延長線上で考
えた並列データ処理を行うデータバツフア・アド
レス制御回路の構成図である。第４図において第
３図との違いは、PAPを各データバツフアに対
応させてプログラム的にもハードウエア的にも
PAP(1)６３〜（ｎ）６９を用意したことである。
これによりプログラムがあるデータバツフアにデ
ータを書き込むとき、またはデータバツフアから
データを読み出すときには、PAP(1)６３〜（ｎ）
６９のうちから、そのデータバツフアに対応する
PAPを指定できるので、データバツフア(1)７３
〜（ｎ）７５に対するアドレス割り付けとして、
例えば、 ０≦データバツフア(1)７３のアドレス範囲≦ａ ０≦データバツフア(2)７４のアドレス範囲≦ａ 〓 〓 ０≦データバツフア（ｎ）７５のアドレス範囲≦
ａ のように、アドレスが重複してもよい。 このように、各データバツフア間でのアドレス
の重複を許すことにすると、プログラム的には
TIAPとTOAPは各々１個しかないものとして扱
うことができ、データ転送開始前に行うプログラ
ムによるTIAPとTOAPの初期値設定値を与える
ために、各々１命令ずつ実行すれば、その後はハ
ードウエアが自動的にTIAP(1)６１〜（ｎ）６７
の全て、またはTOAP(1)６２〜（ｎ）６８の全
てに、プログラムが指定した値をセツトする。 従つて、第３図では、プログラムによるTIAP
(1)４２〜（ｎ）４７とTOAP(1)４３〜（ｎ）４
８の初期値設定のために、命令が2nステツプか
かつていたのに対して、２ステツプで済ませるこ
とができる。 第４図において、データ転送時には、第３図で
述べたと同じように、先頭データD₁から順次転
送されるｌ個のデータD₁，D₂，D₃…D_o，D_o+1，
D_o+2，…Dlは、ｎ個のデータバツフアを用いて
並列処理され、 D₁はデータバツフア(1)７３ D₂はデータバツフア(2)７４ 〓 〓 D_oはデータバツフア（ｎ）７５ D_o+1はデータバツフア(1)７３ D_o+2はデータバツフア(2)７４ 〓 〓 のように、ｎの周期で同じデータバツフアがアド
レツシングされて、そのデータに対する入出力バ
ツフアとして使用される。ところが、この場合に
はプログラムによるデータバツフアへの書き込
み、またはデータバツフアからの読み出し時に、
連続書き込み／読み出しモードを使用できない。
その理由は、例えば、 D₁はデータバツフア(1)７３ D₂はデータバツフア(2)７４ 〓 〓 というように入出力されるため、連続したデータ
をシーケンシヤルに書き込み／読み出ししようと
するためには、各データごとにアドレツシングに
使用するPAPを(1)６３〜（ｎ）６９の中から選
択し直して、アドレス値をセツトした後でなけれ
ば書き込み／読み出し命令を実行できないからで
ある。 また、第３図に示したデータバツフア・アドレ
ス制御回路と同じように、第４図の制御回路にお
いても、ｍ番目に転送されたデータをプログラム
により読み出したいとき、またはｍ番目に転送さ
れたデータをプログラムにより書き換えたいとき
には、先ずプログラムでそのデータがどのデータ
バツフアに格納されているかをｍとｎの関係から
計算し、かつ求められたデータバツフアのどのア
ドレスに格納されているかを、データ転送開始前
のTIAPの初期値とｍ、ｎの関係から求めた上
で、そのアドレスをPAP(1)６３〜（ｎ）６９の
中から選択した適切なPAPにセツトした後、デ
ータバツフアからデータを読み出すか、またはデ
ータバツフアにデータを書き込まなければならな
い。 従つて、第４図に示したデータバツフア・アド
レス制御回路も、第３図に示した回路と同じよう
に、プログラムに多大な負担をかけるものであ
り、実用的ではない。 このように、第３図と第４図について考察する
と、従来技術の延長線上で考えた並列データ処理
を行うデータバツフア・アドレス制御回路におい
ては、その制御のためにプログラムが膨大化、か
つ煩雑化してしまうことがわかつた。 そこで、プログラムの膨大化、煩雑化をなくす
ため、本発明においては、第５図に示すデータバ
ツフア・アドレス制御回路を与えるものである。 第５図は、本発明の一実施例を示すデータバツ
フア・アドレス制御回路の構成図である。第５図
において、TIAPとTOAPは、第３図と第４図に
示したものと同じく、各データバツフアに対応し
てTIAP(1)８７〜（ｎ）９２およびTOAP(1)８８
〜（ｎ）９３が設けられる。また、PAPは、第
３図と同じように、PAP８９の１個のみ設けら
れる。 第５図の回路で、第３図および第４図と大きく
異なる点は、第５図では＋d₁回路７６〜＋d_o回路
８１と、＋ｎ回路７７〜＋ｎ回路８２が設けられ
ている点である。第５図に示す回路構成にするこ
とにより、プログラム的には、TIAP、TOAP、
およびPAPは各々１個しかないものとして扱う
ことができる。第５図の回路動作を説明する前
に、データバツフア(1)６７〜（ｎ）９９に対する
アドレスの定義について、また＋d₁回路７６につ
いて、それぞれ説明する。 第６図は、第５図のデータバツフアに対するア
ドレスの定義の説明図である。 第６図において、データバツフア(1)１００〜
（ｎ）１０２に対するアドレスを、次のように定
義する。 ☆データバツフア(1)１００の持つアドレスは０，
ｎ，2n，… ☆データバツフア(2)１０１の持つアドレスは１，
ｎ＋１，2n＋１，… 〓 〓 ☆データバツフア（ｎ）１０２の持つアドレスは
ｎ−１，2n−１，… のように、各データバツフアはシーケンシヤルで
はなく、ｎ個飛びのアドレスをとるものとする。 従つて、データバツフアがICメモリで構成さ
れている場合、たとえばデータバツフア(1)１００
に、 １≦a₁≦ｎ−１ ｎ＋１≦a₂≦2n−１ 2n＋１≦a₃≦3n−１ 〓 〓 のようなa₁，a₂，a₃…というアドレスでアクセス
されるデータ格納エリアが物理的には存在する
が、データバツフア・アドレス制御回路が第５図
に示すデータバツフア(1)９７に対してa₁，a₂，
a₃，…というアドレス値でアドレツシングしたと
しても無効とする。 同じことは、データバツフア(2)１０１〜（ｎ）
１０２についてもいえる。このように、アドレス
制御回路がアクセスしても無効であるようなエリ
ア、つまりa₁，a₂，a₃，…のような未使用のデー
タ格納エリアは、第６図中では斜線で示してあ
る。 次に、第５図における＋d₁回路７６〜d_o回路８
１について詳述する。 ｄとは、distanceの頭文字をとつたものであ
り、プログラムが初期値として指定したアドレス
を有するデータバツフアから、ある＋ｄ回路が関
与するデータバツフアまでの距離を示す。例え
ば、 (イ) プログラムがTIAPに初期値“０”を指定し
た場合には、第６図に示すように、アドレス
“０”を有するデータバツフアはバツフア(1)１
００であるから、他のデータバツフアはデータ
バツフア(1)１００を基準にして距離ｄが下記の
ように定義される。

【表】 (ロ) プログラムがTIAPに初期値“１”を指定し
た場合には、第６図に示すように、アドレス
“１”を有するデータバツフアはバツフア(2)１
０１であるから、他のデータバツフアはバツフ
ア(2)１０１を基準にして距離ｄが下記のように
定義される。

【表】 (イ)(ロ)の例と同じようにして、プログラムが
TIAPに初期値として“０”，“１”以外の他の値
を指定した場合にも、各データバツフアについて
距離ｄが定義される。 また、プログラムがTOAPに初期値を指定し
た場合にも、上述と同じように距離ｄが定義され
る。 以上が距離ｄの定義であるが、このｄと第５図
中の＋ｄ回路７６〜d_o回路８１の関係について次
に詳述する。 ＋d₁回路７６〜＋d_o回路８１は、下記の機能を
有している。 ☆＋d₁回路７６： プログラムがTIAPまたはTOAPに与えた初
期値（アドレス）を有するデータバツフアを基
準にして、そこからデータバツフア(1)９７まで
の距離を入力値に加算し、加算後の値を出力す
る。 ☆＋d₂回路５８ プログラムがTIAPまたはTOAPに与えた初
期値（アドレス）を有するデータバツフアを基
準にして、そこからデータバツフア(2)９８まで
の距離を入力値に加算し、加算後の値を出力す
る。 〓 〓 ☆＋d_o回路８１ プログラムがTIAPまたはTOAPに与えた初
期値（アドレス）を有するデータバツフアを基
準にして、そこからデータバツフア（ｎ）９９
までの距離を入力値に加算し、加算後の値を出
力する。 ＋d₁回路７６〜＋d_o回路８１をさらに詳細に示
すため、その中の１つである＋d₁回路７６につい
て図示する。 第７図は、第５図における＋d₁回路の詳細構成
図である。 第７図に示すように、＋d₁回路７６は、先頭入
出力データ使用データバツフア判別回路１０３
と、加算回路１０４と、ORゲート回路１０５と
からなる。先頭入出力データ使用データバツフア
判別回路１０３の機能は、プログラムがTIAPに
与えた初期値、つまりデータ転送時の先頭データ
入力アドレス、またはプログラムがTOAPに与
えた初期値、つまりデータ転送時の先頭データ出
力アドレスがどのデータバツフア上で定義されて
いるかを判別するための回路である。この回路へ
の入力情報としては、図示されているように、プ
ログラムがTIAPまたはTOAPに与えた初期値で
あつて、この初期値を回路で解読することによ
り、先頭データ入出力アドレスがどのデータバツ
フア上で定義されているかを判別し、下記の出力
信号 ☆先頭データ：データバツフア(1)を使用 ☆先頭データ：データバツフア(2)を使用 〓 〓 ☆先頭データ：データバツフア（ｎ）を使用 のうち、いずれか１つの信号をオンさせるもので
ある。 加算回路１０４は、＋１回路から＋ｎ回路まで
のｎ個の加算回路からなり、これらのうちどの加
算回路が選択されるかは、先頭入出力データ使用
データバツフア判別回路１０３の出力信号のオ
ン／オフの状態による。すなわち、先頭入出力デ
ータ使用データバツフア判別回路１０３におい
て、 ☆＋１回路が選択されるのは、先頭データ：デー
タバツフアｎ使用信号がオンしているときであ
り、このとき＋１回路への入力値に１を加算し
た値を出力する。この場合には、＋２回路〜＋
ｎ回路は働かず、これらからの出力値は“０”
である。 ☆＋２回路が選択されるのは、先頭データ：デー
タバツフア（ｎ−１）使用信号がオンしている
ときであり、このとき＋２回路への入力値に２
を加算した値を出力する。この場合には、＋１
回路、＋３回路〜＋ｎ回路は働かず、これらか
らの出力値は“０”である。 〓 〓 ☆＋ｎ回路が選択されるのは、先頭データ：デー
タバツフア２使用信号がオンしているときであ
り、このとき、＋ｎ回路への入力値にｎを加算
した値を出力する。この場合には、＋１回路〜
＋（ｎ−１）回路は働かず、これらからの出力
値は“０”である。 次に、ORゲート回路１０５では、＋１回路〜
＋ｎ回の出力のうち、働いた回路、すなわち、先
頭入出力データ使用データバツフア判別回路１０
３の出力によりゲートされた加算回路からの出力
を第５図に示すセレクタ８３にゲートする。 以上、第６図によりデータバツフアに対するア
ドレスの定義、第７図により＋d₁回路について、
それぞれ説明した。第７図では、第５図中の＋d₁
回路７６についてのみ説明したが、＋d₂回路７９
〜＋d_o回路８１についても、同じ考え方に基づい
て回路を構成することができる。 次に、第５図の回路動作を詳述する。 第５図において、データ転送前に行うTIAP(1)
８７〜（ｎ）９２の初期値設定時に、プログラム
はプログラム的に初期値を与える命令を、各々１
命令ずつ実行する。 先ず、プログラムがTIAPに初期値を与える命
令を実行すると、その後、プログラムがTOAP
に初期値を与える命令を実行するまでの間に、ハ
ードウエアは下記(1)〜(3)の事項を順に行う。 (1) プログラムがTIAPに対して指定した値を、
セレクタ８３〜８６を通してTIAP(1)８７〜
（ｎ）９２にセツトする。 (2) TIAP(1)８７〜（ｎ）９２の出力を、セレク
タ９４〜９６を通して＋d₁回路７６〜＋d_o回路
８１に入力する。 (3) ＋d₁回路７６〜＋d_o回路８１において、入力
値に対し距離ｄを加算し、加算した出力をセレ
クタ８３〜８６を通してTIAP(1)８７〜（ｎ）
９２にセツトする。 次に、プログラムがTOAPに初期値を与え
る命令を実行すると、ハードウエアは下記(4)〜
(6)の事項を順に、データ転送が開始されるまで
の間に行う。 (4) プログラムがTOAPに対して指定した値を、
セレクタ８３〜８６を通して、TOAP(1)８８
〜（ｎ）９３にセツトする。 (5) TOAP(1)８８〜（ｎ）９３の出力を、セレ
クタ９４〜９６を通して、＋d₁回路７６〜d_o回
路８１に入力する。 (6) ＋d₁回路７６〜＋d_o回路８１において、入力
値に対して距離ｄを加算し、加算した出力をセ
レクタ８３〜８６を通してTOAP(1)８８〜
（ｎ）９３にセツトする。 一般的には、(1)〜(3)と(4)〜(6)の手続きは、数
100nS程度の時間で終了する。 データ転送が開始されると、例えばデータバ
ツフア(1)９７への入力データ処理時、ハードウ
エアは下記(7)〜(10)の手続きを順に行う。 (7) TIAP(1)８７の出力を、セレクタ９４を通し
て、この値でデータバツフア(1)９７をアドレツ
シングする。 (8) セレクタ９４の出力を、＋ｎ回路７７に入力
する。 (9) ＋ｎ回路７７では、入力値に対してｎを加算
し、加算した出力をセレクタ８３を通して
TIAP(1)８７に導く。 (10) １つのデータに対する入力処理終了時に、セ
レクタ８３の出力をTIAP(1)８７にセツトす
る。 データバツフア(1)９７からの出力データ処理
時には、ハードウエアは下記（11）〜（14）の
手続きを順に行う。 (11) TOAP(1)８８の出力をセレクタ９４を通
し、この値でデータバツフア(1)９７をアドレツ
シングする。 (12) セレクタ９４の出力を、＋ｎ回路７７に入
力する。 (13) ＋ｎ回７７では、入力値に対してｎを加算
し、加算した出力をセレクタ８３を通して
TOAP(1)８８に導く。 (14) １つのデータに対する出力処理終了時に、
セレクタ８３の出力をTOAP(1)８８にセツト
する。 データバツフア(2)９８〜（ｎ）９９の入出力
処理時にも、上記(7)〜(10)および（11）〜（14）
と同じような手続きがTIAP(2)９０〜（ｎ）９
２とTOAP(2)９１〜（ｎ）９３に対して行わ
れる。 以上のようにして、第５図に示すデータバツ
フア・アドレツシング制御回路においては、
TIAP(1)８７〜（ｎ）９２とTOAP(1)８８〜
（ｎ）９３により、データバツフア(1)９７〜
（ｎ）９９上でのアドレスは、第６図に示した
ように定義される。 第５図に示すデータバツフア・アドレス制御
回路において、プログラムがデータバツフアへ
のデータの書き込み、またはデータバツフアか
らのデータの読み出しを行う場合には、プログ
ラムはPAP８９に書き込み、または読み出し
を行うアドレス値を与える命令を実行すると、
ハードウエアはプログラムが指定した値をセレ
クタ８４を通してPAP８９にセツトする。 次に、プログラムが書き込み／読み出し命令
を実行すると、ハードウエアは、PAP８９の
出力をセレクタ９４〜９６を通してデータバツ
フア(1)９７〜（ｎ）９９をアドレツシングさせ
る。 この場合、PAP８９の保持するアドレス値
が定義されていないデータバツフアに対して
も、アドレツシングされるが、これは無意味で
ある。従つて、もし書き込み時であれば、その
アドレスが定義されていないデータバツフアに
対しては、書き込みを指示するライトイネーブ
ル信号（図示省略）をオンさせる必要はない
し、また仮にオンさせたとしても、もともと定
義されていないアドレス（第６図中の斜線部
分）に書き込まれるわけであつて、この定義さ
れていないアドレスから読み出したデータをプ
ログラムが利用することは決してないので、何
等不都合はない。 もし、読み出し時であれば、PAP８９で指
定されたアドレスが定義されていないデータバ
ツフアも含めて、とりあえずデータバツフア(1)
９７〜（ｎ）９９の各データバツフアからデー
タを読み出す。 これら読み出されたデータのうち、第８図に
示すセレクタにより、指定されたアドレスが定
義されているデータバツフアからのデータを選
択するようにする。 第８図は、第５図の各データバツフアから
PAP８９によりアドレツシングされて読み出
されたデータのうち、プログラムに参照させる
べきデータを選択する回路の構成図である。第
８図において、データバツフア(1)１０６〜
（ｎ）１０８から読み出されたデータは、セレ
クタ１１０の入力される。これら入力されたデ
ータのうち、どのデータがセレクタ１１０から
出力されるかは、PAP１０９の出力値により
決まる。すなわち、PAP１０９の出力値をセ
レクタ１１０の入力データ選択条件として、
PAP１０９が保持するアドレスが定義されて
いるデータバツフアからのデータを選択し、こ
のデータをプログラムに参照させるようにすれ
ばよい。 第１図は、本発明によるデータバツフア・ア
ドレス制御回路を用いたデータ転送回路を例を
示すブロツク図である。 第１図では、データバツフアは２個（12と
23）に設けられ、２つのバス（Bus1，２）上
のデータに対して並列入出力処理を行う。 ハードウエアとしては、(a)データバツフア(1)
12用のアドレスポインタとして、TIAP７と
TOAP８、(b)データバツフア(2)２３用のアド
レスポインタとして、TIAP１７とTOAP１
８、(c)データバツフア(1)１２とデータバツフア
(2)２３に共通なアドレスポインタとして、
PAP９が、それぞれ設けられているが、プロ
グラム的には、PAPと同様TIAPとTOAPも、
各々１個しか設けられていないものとして扱う
ことができる。 バスBus1のデータは、データバツフア(1)12
で入出力処理され、バスBus2のデータはデー
タバツフア(2)２３で入出力処理される。 第１図と第９図を関連させて説明すると、ラ
イトデータ転送時にはチヤネルCHから送出さ
れたライトデータがデイスク制御装置DKC内
のデータバツフア(1)１２とデータバツフア(2)２
３へ、セレクタ１１とセレクタ２２を通つて入
力され、そののち出力されてレジスタ１３とレ
ジスタ２４を経てデイスク駆動装置DKUへ送
られる。 リードデータ転送時には、デイスク駆動装置
DKUから送出されたリードデータがデイスク
制御装置内のデータバツフア(1)１２とデータバ
ツフア(2)２３へ、セレクタ１１とセレクタ２２
を通つて入力され、そのうち出力されてレジス
タ１３とレジスタ２４を経てチヤネルCHへ送
られる。 データバツフア(1)１２上では、偶数アドレス
のみが定義され、データバツフア(2)２３上では
奇数アドレスのみが定義されるものとする。 データ転送開始前に、プログラムはTIAPと
TOAPに初期値を与える命令を実行する。 プログラムがTIAPに初期値を与える命令を
実行すると、ハードウエアは下記（15）〜
（18）の手続きを行う。 (15) プログラムがTIAPに対して指定した値を、
セレクタ４と１６を通して、TIAP７とTIAP
１７にセツトする。 (16) TIAP７の出力をセレクタ１０を通して＋
１回路１に入力し、TIAP１７の出力をセレク
タ２１を通して＋１回路１４に入力する。 (17) ＋１回路１と＋１回路１４において、各々
の入力値に対して１を加算し、加算した出力を
各々セレクタ４と１６を通して、TIAP７と
TIAP１７に導く。これらの＋１回路は、第５
図に示した＋ｄ回路に相当する。 (18) もし、プログラムが奇数値をTIAPの初期
値として指定した場合には、＋１回路１の出力
値をTIAP７に取り込むのみで、＋１回路１４
の出力値をTIAP１７に取り込むことはしな
い。 もし、プログラムが偶数値をTIAPの初期値
として指定した場合には、＋１回路１４の出力
値をTIAP１７に取り込むのみで、＋１回路１
の出力値をTIAP７に取り込むことはしない。 プログラムがTOAPに初期値を与える命令
を実行すると、ハードウエアは下記（19）〜
（22）の手続きを行う。 (19) プログラムがTOAPに対して指定した値
を、セレクタ４と１６を通してTOAP８と１
８にセツトする。 (20) TOAP８の出力値を、セレクタ１０を通し
て＋１回路１に入力し、TOAP１８の出力を
セレクタ２１を通して＋１回路１４に入力す
る。 (21) ＋１回路１と１４においては、各々の入力
値に対して１を加算し、加算した出力を各々セ
レクタ４と１６を通してTOAP８と１８に導
く。 (22) もし、プログラムが奇数値をTOAPの初期
値として指定した場合には、＋１回路１の出力
値をTOAP８に取り込むのみで、＋１回路１４
の出力値をTOAP１８に取り込むことはしな
い。 もし、プログラムが偶数値をTOAPの初期
値として指定した場合には、＋１回路１４の出
力値をTOAP１７に取り込むのみで、＋１回路
１の出力値をTOAP７に取り込むことはしな
い。 以上、（15）〜（22）の手続き終了後に、デ
ータ転送が開始される。 他論理部から送られてきたBus1上のデータ
とBus2上のデータ、各々セレクタ１１と２２
を通つて、データバツフア１２と２３に入力さ
れ、一時的に保持された後、レジスタ１３と２
４を通つて他論理部に送出される。 ここで、１回のデータ転送で先頭データD₁
から始めて、D₁，D₂，D₃，D₄，D₅，D₆，…Dl
という順番でｌ個のデータが入力したとき、
D₁，D₃，D₅，…という奇数番目のデータは、
Bus1の経路で転送され、D₂，D₄，D₆，…とい
う偶数番目のデータは、Bus2の経路で転送さ
れるものとする。 データバツフア１２への転送データの入力時
には、下記（23）〜（25）の手続きが行われ
る。 (23) TIAP７の出力がセレクタ１０で選択され、
この値でデータバツフア１２をアドレツシング
し、かつこの値は＋２回路２に入力される。こ
の＋２回路２は、第５図に示した＋ｎ回路に相
当する。 (24) ＋２回路２では、入力値に２を加算し、こ
の加算した値をセレクタ４を通してTIAP７に
導く。 (25) １つのデータに対する入力処理終了後、セ
レクタ４の出力をTIAP７にセツトする。従つ
て、TIAP７は１つのデータに対する入力処理
ごとに＋２ずつ更新される。 データバツフア２３への転送データ入力時に
は、下記（26）〜（28）の手続きが行われる。 (26) TIAP１７の出力がセレクタ２１で選択さ
れ、この値でデータバツフア２３をアドレツシ
ングし、かつこの値は＋２回路１５に入力され
る。この＋２回路は、第５図に示した＋ｎ回路
に相当する。 (27) ＋２回路１５では、入力値に２を加算し、
加算した値をセレクタ１６を通してTIAP１７
に導く。 (28) １つのデータに対する入力処理終了後、セ
レクタ１６の出力をTIAP１７にセツトする。
従つて、TIAP１７は、１つのデータに対する
入力処理ごとに＋２ずつ更新される。 データバツフア１２からの転送データ出力時
には、下記（29）〜（31）の手続きが行われ
る。 (29) TOAP８の出力がセレクタ１０で選択さ
れ、この値でデータバツフア１２をアドレツシ
ングし、かつこの値は＋２回路２に入力され
る。 (30) ＋２回路２では、入力値に２を加算し、加
算した値をセレクタ４を通してTOAP８に導
く。 (31) １つのデータに対する出力処理終了後、セ
レクタ４の出力をTOAP８にセツトする。従
つて、TOAP８は、１つのデータに対する出
力処理ごとに＋２ずつ更新される。 データバツフア２３からの転送データ出力時
には、下記（32）〜（34）の手続きが行われ
る。 (32) TOAP１８の出力がセレクタ２１で選択さ
れ、この値でデータバツフア２３をアドレツシ
ングし、かつこの値は＋２回路１５に入力され
る。 (33) ＋２回路１５では、入力値に２を加算し、
この加算した値をセレクタ１６を通して
TOAP１８に導く。 (34) １つのデータに対する出力処理終了後、セ
レクタ１６の出力をTOAP１８にセツトする。
従つて、TOAP１８は、１つのデータに対す
る出力処理ごとに＋２ずつ更新される。 以上が、データ転送時の動作である。 上記データ転送で、プログラムがTIAPに初
期値ａを与えていたならば、データD₁，D₂，
D₃，D₄，D₅，D₆，…Dlは、順にアドレスａ，
ａ＋１，ａ＋２，…に入力される。例えば、プ
ログラムがTIAPに与えた初期値が“０”であ
るならば、データバツフアに表１のように転送
データが入力される。

〔発明の効果〕

以上説明したように、本発明によれば、データ
バツフア・アドレス制御回路により、アドレスポ
インタであるTIAP、TOAPおよびPAPがハード
ウエアとして複数個設けられても、プログラム的
にはそれぞれ１個ずつしかないものとして扱うこ
とができるので、回路を制御するプログラムの命
令ステツプ数の最少化と簡素化を計ることが可能
である。そして、データバツフアが何個で構成さ
れていても、最少のステツプ数を持つプログラム
により制御可能であり、データ転送の高速処理が
可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すデータ転送回
路のブロツク図、第２図は従来のデイスク制御装
置内のデータバツフア・アドレス制御回路の構成
図、第３図と第４図は従来技術の延長として考え
られた並列データ処理を行うデータバツフア・ア
ドレス制御回路の構成図、第５図は本発明の基本
的なデータバツフア・アドレス制御回路の構成
図、第６図は第５図における複数個のデータバツ
フアのアドレス配置図、第７図は第５図の＋d₁回
路の詳細構成図、第８図は第５図の複数個のバツ
フアに共通の読み出し回路の図、第９図はデータ
バツフア・アドレス制御回路を持つデイスク制御
装置のコンピユータ・システム中における物理的
位置付けを示した図である。 １，３，１４，２５，２６，３４，３５，３
６，３７，５５，５６，５７，７８：＋１回路、
２，１５：＋２回路、４，５，１０，１１，１
６，１９，２１，２２，２７，２８，３２，３
８，３９，４０，４１，４９，５０，５１，５
８，５９，６０，７０，７１，７２，８３，８
４，８５，８６，９４，９５，９６，１１０：セ
レクタ、６，１３，２０，２４：レジスタ、７，
１７，２９，４２，４５，４７，６１，６４，６
７，８７，９０，９２：TIAP、８，１８，３
０，４３，４６，４８，６２，６５，６８，８
８，９１，９３：TOAP、９，３１，４４，６
３，６６，６９，８９，１０９：PAP、１２，
２３，３３，５２，５３，５４，７３，７４，７
５，９７，９８，９９，１００，１０１，１０
２，１０６，１０７，１０８：データバツフア、
７６，７９，８１：＋ｄ回路、７７，８０，８
２：＋ｎ回路、１０３：先頭入出力データ使用デ
ータバツフア判別回路、１０４：加算回路、１０
５：ORゲート回路。

Claims (1)

【特許請求の範囲】
1. １ 他装置との間でのデータ転送時、一時的に転
   送データを貯える複数個のデータバツフアを並列
   使用して入出力処理を行い、各データバツフアに
   それぞれ対応した個数の入力および出力用アドレ
   スポインタと、プログラムにより各データバツフ
   アの書き込み／読み出しを行う時にアドレツシン
   グを行う１個のアドレスポインタとを有し、各デ
   ータバツフア内の格納エリアはデータバツフアの
   個数だけ飛び番地のアドレスを備え、かつ該アド
   レスは各データバツフア相互間で排他的となるよ
   うに定義され、転送データの入出力時には、各ア
   ドレスポインタが各データバツフア上で定義され
   たアドレス値で該データバツフアをアドレツシン
   グし、プログラムによりアドレツシングする時に
   は該アドレスが定義されているデータバツフアを
   自動的に選択してデータの書き込み／読み出しを
   行うことを特徴とするデータバツフア・アドレス
   制御回路。