JPH0337216B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、処理装置のストアバツフア制御方式
に関わる。

〔発明の背景〕

まず、本発明の主眼であるストアバツフアの概
略について説明する。

第２図は、処理装置の一例を示す。基本処理機
構（BPU）１はプログラムの解読と実行を行い、
メモリ制御機構（MCU）２は基本処理機構
（BPU）１または入出力バス８からの主記憶
（MS）３へのアクセスを支援する。主記憶
（MS）３にはプログラムが格納される。入出力
バス８には例えばフアイル制御機構（FCP）４
が接続され、フアイル（DISK）５と入出力バス
８との間のデータ転送を支援する。ストアバツフ
アは一般にメモリ制御機構（MCU）２内に設け
られる。

第３図は、メモリ制御機構２の構成を示す。

キヤツシユメモリ９は主記憶の一部の内容のコ
ピーを持ち、基本処理機構とのインターフエイス
６または入出力バス８から内部バス１４を介して
要求された読出し要求に対し該当する内容が内部
に記憶されているときはそれを渡し、もうでない
ときは該当部を含むブロツクを主記憶よりまとめ
て読出し内部に新たに記憶することで読出しの高
速化を実現する。ストアバツフア１０は、同様に
内部バス１４を介して要求された書込み要求に対
し、これを次々に内部バツフアに格納し、主記憶
への書込みを後から行うことにより書込みの高速
化を行う。しかし、主記憶への書込みについて、
内部バツフアを次々に主記憶に書込む方式では次
のような欠点がある。最近のプログラムの傾向
は、プログラムのモジユール化が進み、サブルー
チンリンクの頻度が増大してきたこと、ワークや
サブルーチンリンクの引数渡しにスタツクを使う
システムプログラムが主流になつてきたこと、論
理型言語の実行において複数のスタツクを用いる
高速実行方式が提案されていること等により、ス
タツクへの書込み頻度は増す方向にある。従来、
読出しと書込みの比は９対１程度であつたのが最
近では７対３程度に変わつてきた。そのため、ス
トアバツフアの内部バツフアを次々に主記憶に書
込む方式ではその部分が性能上ネツクになる。

特開昭56−54558号公報、「主記憶装置書込み制
御方式」においては、ストアバツフアをシフトレ
ジスタで構成し、書込み実行中のアドレスとシフ
トレジスタの最終段に入つているアドレスとを比
較し、両者が記憶装置の同一アクセス単位への書
込み要求であれば、シフトレジスタの最終段のデ
ータを実行中の書込みデータにマージして、一度
の書込み動作にて処理を完了する方式が記述され
ている。しかし、この方式は、バツフアがシフト
レジスタであるため、入力したデータが出力され
るまで時間がかかり、キヤツシユミスした場合シ
フトレジスタの内容を掃き出すまで記憶装置の読
出しが待たされることや、書込みデータを途中で
マージするため、主記憶装置のスピード向上時に
対応できないことや、マージ回路を特別に設けな
ければならないという欠点がある。

〔発明の目的〕

本発明の目的は、簡単なハードウエア追加でス
トアバツフアの内部バツフアの主記憶書込みのス
ループツトを高めることが可能なストアバツフア
制御方式を提供するにある。

〔発明の概要〕

本発明は、主記憶書込みのためのデータバス巾
をストアバツフアの内部バツフアのデータ巾の２
倍とし、内部バツフアを２ポートRAMで構成
し、主記憶に書込むべきバツフアと次のバツフア
とを同時に読出し、両者の主記憶アドレスの上位
が一致したとき、両データのスワツプにより主記
憶アクセスを１回で完了することを特徴とする。

〔発明の実施例〕

本発明の実施例を以下説明する。

第１図は、ストアバツフア１０の内部構成を示
す。内部バツフア（BUF）２１は２ポートRAM
で構成される。入力データ４６、出力データ４９
はアドレス４７で選択されたバツフアに対応し、
出力データ５０はアドレス４８で選択されたバツ
フアに対応する。アドレス４７には書込み時には
書込みポインタ２４の出力が、また、読出し時に
は読出しポインタ２５の出力が選択される。アド
レス４８には＋１加算器２６により読出しポイン
タ＋１が入力される。従つて出力ラツチ２２には
主記憶に書込もうとするバツフアの内容が、ま
た、出力ラツチ２３にはその次のバツフアの内容
がラツチされる。ラツチのデータ部（各々
4Byte）はセレクタ２９，３０により、ダイレク
トスルーで主記憶アクセス用データ上位５２
（4Byte）、下位５３（4Byte）に出力されるか、
またはスワツプされて下位５３、上位５２に出力
される。スワツプするかどうかはフアンクシヨン
制御部２８で両ラツチのフアンクシヨン部、アド
レス部を参照して決定する。またフアンクシヨン
制御部２８は主記憶アクセス用フアンクシヨン３
６を生成する。ストアバツフア制御部３７は内部
バスからの書込み要求を受け内部バツフア２１
に、アクセス情報（フアンクシヨン、アドレス、
データ）を格納し、一方で、内部バツフア２１か
ら次々にアクセス情報を読出し主記憶に書込む。

第４図にフアンクシヨン制御部２８の内部構成
を示す。デコーダ６１はラツチＡのフアンクシヨ
ン部３１が4Byte Writeであることを検出し、こ
のときのみ信号７０を１にする。デコーダ６３は
ラツチＡのアドレス部３２の下位３ビツト＝１×
×（×は任意）であることを検出し、このときの
み信号７２を１にする。デコーダ６４はラツチＢ
のフアンクシヨン部３３が4Byte Writeであるこ
とを検出し、このときみ信号７３を１にする。デ
コーダ６６はラツチＢのアドレス部３４の下位３
ビツト＝１××であることを検出し、このときの
み信号７５を１にする。比較器６９はラツチＡの
アドレスの下位３ビツトを除く上位ビツト６７
と、ラツチＢの下位３ビツトを除く上位ビツト６
８とを比較し、等しいとき信号７６を１にする。
AND回路７７は信号７０，７３，７６を入力と
し信号７８を出力する。従つて信号７８はラツチ
Ａ、ラツチＢ共アドレスの下位３ビツトを除く上
位ビツトが等しく、かつ、ラツチＡ、ラツチＢ共
4Byte Writeであるときのみ１になる。
EXCLUSIV OR回路７９は信号７２と７５とを
入力し、その出力と信号７８とがAND回路８０
に入力される。従つてその出力は、ラツチＡのア
ドレス下位３ビツトとラツチＢのアドレス下位３
ビツトのいずれかが１××で他方が０××であ
り、かつ、ラツチＡ、ラツチＢ共アドレスの下位
３ビツトを除く上位ビツトが等しく、かつ、ラツ
チＡ、ラツチＢ共4Byte Writeであるときのみ１
なる。この信号が１のときのみ、セレクタ８４は
8Byte Writeのパターンを選択し、そうでないと
きはラツチＡのフアンクシヨン部を選択する。選
択結果は主記憶アクセス用フアンクシヨン３６で
ある。一方、AND回路８１は信号７８と信号７
５の否定とを入力し、AND回路８２は信号７８
の否定と信号７２とを入力とし、OR回路８３は
両AND回路の出力を入力とし、OR回路８３の出
力はスワツプ回路３５である。

本信号＝０のときラツチＡのデータ部が主記憶
アクセス用データ上位に、かつ、ラツチＢのデー
タ部が主記憶アクセス用データの下位に接続さ
れ、同信号＝１のとき逆に接続される。

第５図に主記憶アクセス用フアンクシヨン３６
が、8Byte Writeになる場合、及びスワツプ信号
３５が１になる場合の条件とデータの接続の関係
を示す。図中、MDU，MDLの項で（ ）で示
した部分は主記憶への書込みが行われないことを
示す。また、図中No.１，No.２は8Byte Writeによ
り、２つのバツフアの内容を１回の主記憶書込み
で行い高速化を実現する。更に、No.３，No.４は
4Byte Writeであるが同一アドレスへの書込みで
あるため後から書込まれるもののみ主記憶に書込
むことにより高速化を実現する。

第６図に、ストアバツフア制御部３７の内部構
成を示す。本制御部は１クロツク毎に更新される
ステータスレジスタ９１と、次期パターン生成論
理回路９２とで構成される。

第７図に、ストアバツフア制御部３７のステー
タス遷移図を示す。ステータス１０１は初期の
IDLE状態、書込みポインタ５５（WP）と読出
しポインタ５６（RP）の差が最大値以下即ち内
部バツフア２１に空きがある状態において内部バ
スからの書込み要求３８（WREQ）がオンした
とき、ステータス１０２に進む。このステータス
では内部バツフア書込み信号４５（WE）をオン
する。そして次のステータスに進む。次のステー
タス１０３では書込みポインタのインクリメント
信号４１（WPUP）をオンし、また、内部バス
への応答信号３９（ACK）をオンする。そして
ステータス１０４に進む。ステータス１０４では
ラツチ信号５１（LAT）をオンし、次のステー
タス１０５では主記憶書込み要求４３
（MWREQ）をオンする。そしてWAIT状態１０
６にジヤンプする。この状態で、内部バツフアに
未だ空きがあり、かつ内部バスからの書込み要求
３８（WREQ）がオンしたとき、ステータス１
０７に進む。このステータスでは内部バツフア書
込み信号４５（WE）をオンし、次のステータス
１０８で書込みポインタのインクリメント信号４
１（WPUP）をオンし、再びWAIT状態１０６
に戻る。同じくWAIT状態１０６で主記憶から
の応答４４がオンしたとき、信号７８（EQ）が
オンしていたときはステータス１０９へ進み、次
に１１０へ進み読出しポインタのインクリメント
信号４２（RPUP）は２回オンする。信号７８が
オフしていたときは１１０に進み、その結果４２
（RPUP）は１回オンする。その後、内部バツフ
アが空き、即ち、書込みポインタ（WP）＝読出
しポインタ（RP）のときはステツプ１０１に進
み、そうでないときはステツプ１０４に進む。こ
のようにして、内部バツフアに次々にデータが入
り、次々に主記憶に書込まれ、しかも主記憶への
書込みの場合に信号７８（EQ）がオン、即ち、
ラツチＡ、ラツチＢ共4Byte Write、かつ、両者
のアドレスの下位３ビツトを除く上位ビツトが等
しいとき、一度の主記憶アクセスで内部バツフア
２エントリ分が処理され、書込みのスループツト
が向上する。

〔発明の効果〕

以上のように、本発明によれば、連続アドレス
書込みのアドレスの順序に依らず同一アドレスの
場合も含めて、ストアバツフアの主記憶書込み時
に２エントリを１回の主記憶アクセスで済ますこ
とができ、処理装置の性能ネツクとなるスタツク
操作を高速化することができる。

【図面の簡単な説明】

第１図は、本発明の一実施例のストアバツフア
１０の内部構成図、第２図は、本発明の背景であ
る処理装置の一例を示す図、第３図は、第２図に
おけるメモリ制御機構の構成図、第４図は、本発
明の一実施例のフアンクシヨン制御部の構成図、
第５図はフアンクシヨン制御部の条件と出力の関
係を示す図、第６図はストアバツフア制御部の内
部構成図、第７図はストアバツフア制御部のステ
ータス遷移図を示す。 １０……ストアバツフア、２１……２ポート
RAM、２２，２３……出力ラツチ、２８……フ
アンクシヨン制御部、３７……ストアバツフア制
御部。

Claims (1)

【特許請求の範囲】
1. １ 処理装置のストアバツフアにおいて、バツフ
   アの１エントリの書込みデータ巾に対し、記憶装
   置の書込みデータ巾を上位データバス用、下位デ
   ータバス用の２倍とし、バツフアを２ポート
   RAMで構成し、次に書込むべき第１のエントリ
   とその次の第２のエントリとを同時に読出す手段
   と、第１のエントリの書込みデータを上位データ
   バスにオンバスし、第２のエントリの書込みデー
   タを下位データバスにオンバスするか、スワツプ
   してオンバスするかを制御する手段と、両エント
   リのアドレスを比較し、記憶装置の同一アクセス
   単位に対するアクセスかどうかを検出する手段と
   を有し同一アクセス単位に対するアクセスである
   ことを検出時に、各エントリが上位アクセスか下
   位アクセスかにより前記スワツプを制御すること
   により、上位・下位アクセスを１回で済ますこと
   と、上位同士、または下位同士のアクセスを後か
   ら書込む方のみ書込むことを特徴とするストアバ
   ツフア制御方式。