JP3000977U - 入出力インタフェース装置 - Google Patents

Abstract

(57)【要約】 【目的】 コンピュータと周辺機器のデータバス幅の相
違を吸収し、データ交換の速度を改善する。 【構成】 ホストシステム２０から出力される各種の入
出力制御信号を制御ロジック部３２にて監視し、ＣＤ―
ＲＯＭドライブユニット８０に必要な制御信号を作り出
す。また制御ロジック部３２は、８ビットの双方向のデ
ータラッチ機能を備える第一の記憶部３４及び８ビット
の双方向のデータバッファ機能を備える第二の記憶部３
６への制御信号をも作り、ホストシステム２０からの１
６ビットデータを２分割した２つの８ビット信号Ｄ０〜
Ｄ７，Ｄ８〜Ｄ１５に変換して順次ＣＤ―ＲＯＭドライ
ブユニット８０のデータバスＤＢ０〜ＤＢ７へ出力し、
あるいは、ＣＤ―ＲＯＭドライブユニット８０から出力
される連続した２つのデータ信号ＤＢ０〜ＤＢ７を合成
してホストシステム２０のデータバスＤ０〜Ｄ１５へ出
力する。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、コンピュータと周辺機器とを相互に結合する入出力インタフェース 装置に関し、特にコンピュータと周辺機器のデータバスのビット幅の相違を吸収 することでデータ交換の速度を改善する入出力インタフェース装置に関する。

【０００２】

【従来技術】

従来、コンピュータと周辺機器とを相互に結合するのに入出力インタフェース 装置が用いられている。これは、コンピュータが近年ますます高速となっている のに対して、周辺装置の動作速度が遅いので、コンピュータ側からのアクセスに 対し、ウェイト信号やアクノリッジの信号を出力する等して、コンピュータの動 作を周辺機器に合わせるよう制御しているのである。また、コンピュータと周辺 機器では一度に扱えるデータの幅（直接的にはバス幅）が異なっていることが多 く、例えば周辺機器が８ビットのバス幅を有する場合には、コンピュータ側から は１バイトの読み出し命令を実行することにより、データを読み取るようになっ ている。入出力インタフェース装置では、周辺機器に取って有効なバスのみ、コ ンピュータのバスに接続しており、例えば１６ビットのデータバスのビット幅を 有するコンピュータと８ビットのデータバス幅であるＣＤ―ＲＯＭドライブとを 接続した際、１バイトの読み出し命令により８ビットずつＣＤ−ＲＯＭからデー タを読み出し、これを８ビットずつコンピュータ側にデータを転送する。

【０００３】 最近では、データバスのビット幅やデータ転送速度の相違などを吸収するため に、読み書きの対象となっている周辺機器のデータバスのビット幅を、コンピュ ータに予め知らせ、コンピュータ側がこれに基づいて読み書きのバス幅を変更す るという構成も提案されている。

【０００４】

【考案が解決しようとする課題】

しかしながら、従来の入出力インタフェース装置では、未だに次のような課題 が未解決であり、データバス幅の相違する機器間でのデータ通信速度を十分に向 上させることができなかった。

【０００５】 すなわち、従来の入出力インタフェース装置は、データバス幅の相違を吸収す るために実質的に実行しているのは、データバス幅を変更する能力があるコンピ ュータに対して周辺機器のデータバス幅を知らしめているのみである。そして、 実際にデータバス幅の相違を吸収するためには、コンピュータ側の処理を用意し ておかなければならなかった。例えば、前述した例の様に１６ビットのデータバ ス幅のコンピュータが８ビットのデータバス幅のＣＤ―ＲＯＭドライブから１０ ２４バイトのデータを読み出す場合、従来の入出力インタフェース装置の調整機 能によりコンピュータは、ＣＤ―ＲＯＭドライブのデータバス幅である８ビット 幅に適合してデータアクセスを実行する。すなわちコンピュータは、１０２４回 のバイトアクセスを繰り返すことで、目的としている１０２４バイトのデータを 読み出すことができるのである。

【０００６】 これに対して、上記コンピュータのデータバス幅は１６ビットであり、総ての バス幅を有効に利用したワードアクセスの機能を本来的に有している。このワー ドアクセスの機能を利用した場合には、１０２４バイトのデータ量を読み出すに は半分の５１２回のアクセスを繰り返し実行するだけで良く、データ交換のスピ ードは格段に改善される。

【０００７】 この様に従来の入出力インタフェース装置は、その調整機能の１つであるデー タバス幅の相違の吸収に関して実質的な処理を行なうことなく、単にコンピュー タの能力を制限する単純な方法により実現しているのみである。このため、コン ピュータと周辺機器とのデータ交換には極めて多くの時間を必要とし、大量のデ ータ交換が必要となるグラフィック、動画、音声などのマルチメディア等には不 適合であった。特に、この不具合は、コンピュータの処理するデータ量が増大し 、かつ、これに応えるためにコンピュータのバス幅が３２ビット、更には６４ビ ットと漸次拡張されている近年にあって顕著である。

【０００８】 本考案の入出力インタフェース装置はこうした問題点を解決し、データバス幅 の相違を巧みに解消し、データバス幅の相違するコンピュータと周辺機器との間 のデータ交換を高速に実現することを目的としてなされ、次の構成を採った。

【０００９】

【課題を解決するための手段】

本考案の入出力インタフェース装置は、 コンピュータのデータバス幅Ｘと相違するデータバス幅Ｙを有する周辺機器と 前記コンピュータとの間でデータ交換を行なう入出力インタフェース装置におい て、 前記コンピュータと前記周辺機器との入出力制御信号線に接続され、該入出力 制御信号線から入力される信号を解読して、データを入出力する１バスサイクル の間に、Ｎ回（Ｎは、（Ｘ−１）／Ｙの商＋１）の入出力タイミングを指示する 入出力タイミング制御手段と、 前記Ｙビットのデータをバス上に用意する少なくともＮ個のバッファを備え、 その一方側はそれぞれ前記周辺機器のデータバスに接続され、その他方側は前記 コンピュータのデータバスの少なくとも一部を構成するよう接続され、前記Ｎ回 の入出力タイミングによって前記Ｎ個のバッファを介して、前記１バスサイクル の内にデータの入出力を完了する入出力完了手段と、 を備えることを特徴とする。

【００１０】 ここで、入出力完了手段は、前記バッファとして、 Ｙビットのデータがラッチ可能であり、前記コンピュータ側からＹ×（Ｎ− １）ビットのデータとして読み出し可能に接続されたＮ−１個のラッチと、 前記周辺機器からのＹビットのデータを前記ラッチが接続されたバス以外の ビットのバスに接続するバッファと を備え、 入出力タイミング制御手段が、前記コンピュータらの読み込み信号に先だって 、前記Ｎ−１個のラッチにデータをラッチする信号を出力する手段を備えたもの とすることができる。

【００１１】 更に、前記コンピュータによるビット数Ｙでの前記周辺機器との入出力のバス サイクルに要する時間がＴＡであり、ビット数Ｍでの前記周辺機器との入出力の バスサイクルに要する時間がＴＢであるとき、次式（１） ＴＢ≦Ｎ・ＴＡ …（１） 但しＮは、（Ｍ−１）÷Ｙの商＋１ となるビット数Ｍでの入出力を行なうようＮ個の前記バッファを接続した構成 も、データ入出力の高速性を保証する上で有用である。

【００１２】

【作用】

以上のように構成された本考案の入出力インタフェース装置では、コンピュー タと周辺機器との入出力制御信号線に接続された入出力タイミング制御手段が、 入出力制御信号線から入力される信号を解読して、データを入出力する１バスサ イクルの間に、Ｎ回（Ｎは、（Ｘ−１）／Ｙの商＋１）の入出力タイミングを指 示する。Ｙビットのデータをバス上に用意する少なくともＮ個のバッファを備え 、この指示を受ける入出力完了手段は、そのＮ回の入出力タイミングによってＮ 個のバッファを介して、１バスサイクルの内にデータの入出力を完了する。

【００１３】

【実施例】

以上説明した本考案の構成、作用を一層明らかにするために、以下本考案の入 出力インタフェース装置の好適な実施例について説明する。

【００１４】 図１は、１６ビット幅のアドレスバス及びデータバスを有するホストシステム ２０に、実施例である入出力インタフェース装置３０を内蔵しているＣＤ―ＲＯ Ｍドライブ７０が接続されているシステム全体の構成ブロック図である。また、 図２は、ＣＤ―ＲＯＭドライブ７０の中核部分であるＣＤ―ＲＯＭドライブユニ ット８０の更に詳細なブロック図である。なお、本実施例のホストシステム２０ は、ＣＤ―ＲＯＭドライブ７０の制御用レジスタやデータレジスタを所定のＩ／ Ｏアドレスに割り付け、Ｉ／Ｏ命令により制御する方式を採用している。

【００１５】 図示するようにＣＤ―ＲＯＭドライブユニット８０は、公知のものであり、機 器選択のためのＣＳＥＬ信号，リード要求のＸＲＤ信号，ライト要求のＸＷＲ信 号，リスタート要求のＸＲＳＴ信号，２つのアドレス信号Ａ０，Ａ１をバス制御 ロジック８２に入力している。このバス制御ロジック８２から出力される信号に より、コマンドやステータス等を格納するレジスタ８４、所定のプログラムに従 って情報処理を実行するプロセッサ８６、ＦＩＦＯバッファ８８、双方向バッフ ァ９０が制御される。図示しないＣＤ―ＲＯＭを回転駆動するモータや光ピック アップ部などからなるＣＤ―ＲＯＭドライバ９２は、プロセッサ８６と通信して いるユニット制御部９４により制御され、そのＣＤ―ＲＯＭドライバ９２から読 み出された信号はデコーダ９６によりデコードされてＦＩＦＯバッファ８８に取 り込まれた後に双方向バッファ９０から適宜タイミングでデータバスＤＢ０〜Ｄ Ｂ７へと出力されるのである。すなわち、本実施例のＣＤ―ＲＯＭドライブユニ ット８０は、そのデータバス幅が８ビットであり、ホストシステム２０のデータ バス幅である１６ビットと相違する。

【００１６】 そこで、本実施例の入出力インタフェース装置３０は、ホストシステム２０と ＣＤ―ＲＯＭドライブユニット８０との間に介在し、このデータバス幅の相違を 吸収する必要がある。このために入出力インタフェース装置３０は、図１に示す ように、ホストシステム２０から出力される入出力制御信号であるリスタート要 求信号ＲＳＴ，ＣＰＵ出力が有効であることを示す信号ＣＰＵＥＮ，奇数アドレ スのバイト情報のみを要求する旨のバイトハイイネーブル信号ＢＨＥ，リード要 求信号ＲＤ，ライト要求信号ＷＲおよびバスのクロック信号であるＢＳＣＬＫ、 更にはアドレス信号Ａ０〜Ａ１５を制御ロジック部３２にて監視し、ＣＤ―ＲＯ Ｍドライブユニット８０が必要としている前述のＣＳＥＬ信号，ＸＲＤ信号，Ｘ ＷＲ信号，ＸＲＳＴ信号，アドレス信号Ａ０，Ａ１を作り出している。

【００１７】 また、制御ロジック部３２は、入力している上記各種の入出力制御信号から第 １の記憶部３４，第２の記憶部３６を制御する次のような制御信号を作り出して いる。ここで第１の記憶部３４とは、８ビットの双方向のデータラッチ機能を備 えるものであり、その機能のためにデータラッチのタイミングを司るＬＡＴＨ信 号，入出力の方向を指示するＤＩＲ信号，入出力のタイミングを指示するＧＡＴ Ｅ信号を必要とする。一方、第２の記憶部３６とは、８ビットの双方向のデータ バッファ機能を備えるものであり、入出力の方向を指示するＤＩＲ信号，入出力 のタイミングを指示するＧＡＴＥ信号を必要とする。

【００１８】 制御ロジック部３２は、この様な機能の第１，第２の記憶部３４，３６に対し て適宜必要な制御信号を出力し（後述）、ホストシステム２０からの１６ビット データを２分割した２つの８ビット信号Ｄ０〜Ｄ７，Ｄ８〜Ｄ１５に変換して順 次ＣＤ―ＲＯＭドライブユニット８０のデータバスＤＢ０〜ＤＢ７へ出力し、あ るいは、ＣＤ―ＲＯＭドライブユニット８０から出力される連続した２つのデー タ信号ＤＢ０〜ＤＢ７を合成してホストシステム２０のデータバスＤ０〜Ｄ１５ へ出力するのである。

【００１９】 上記のごとき機能の制御ロジック部３２〜第２の記憶部３６からなる本実施例 の入出力インタフェース装置３０は、具体的には図３の電気回路図に示す回路構 成により具現化される。図示するごとく、ホストシステム２０から出力される理 スタート要求信号ＲＳＴはバッファ４０を介して信号ＸＲＳＴとしてＣＤ―ＲＯ Ｍドライブユニット８０へ出力される。

【００２０】 信号ＣＰＵ−ＥＮは、ホストシステム２０がアドレスバスに出力している信号 が有効であることを示す信号であり、比較回路４２，４４を動作させるタイミン グを指示する信号として、８ビットの比較回路４２のゲート信号Ｇとして入力さ れ、この比較回路４２の一致出力ＥＱが更に次段の比較回路４４のゲート信号Ｇ として利用される。また比較回路４２は、その被比較データとしてアドレスＡ８ 〜Ａ１５、比較基準データとして８ビットのディップスイッチ４６の出力が入力 される。他方の比較回路４４は、被比較データとしてアドレスＡ２〜Ａ７、比較 基準データとして５ビットのディップスイッチ４８の出力が入力される。従って 、２つのディップスイッチ４６，４８に予めセットされた１３ビットのアドレス データとホストシステム２０から出力されたアドレスデータの上位１３ビットが 一致し、かつ、ＣＰＵＥＮ信号がローアクティブとなったとき、最終段の比較回 路４４から一致出力ＥＱが発生し、これがＣＤ―ＲＯＭドライブユニット８０に Ｉ／Ｏアドレスがアクセスされたことを示す選択信号ＣＳＥＬとして利用される 。

【００２１】 上記のごとく周辺機器であるＣＤ―ＲＯＭドライブ７０の選択には、アドレス Ａ１５ないしＡ２が利用されており、その他のアドレスＡ０，Ａ１は、バッファ ５０を介して直接ＣＤ―ＲＯＭドライブユニット８０に出力され、直接ＣＤ―Ｒ ＯＭドライブ７０内部のレジスタを指定するのに利用される。

【００２２】 カウンタ５２は、ホストシステム２０からのバスクロック信号ＢＳＣＬＫをカ ウントし、前記比較回路４４の一致出力ＥＱ、すなわち選択信号ＣＳＥＬをＮＯ Ｔ回路５４にて反転してクリア信号ＣＬＲとして入力している。これによりカウ ンタ５２は、ホストシステム２０がＣＤ―ＲＯＭドライブ７０を選択した時点を 起点としてバスクロック信号ＢＳＣＬＫをカウントすることができ、そのカウン ト結果の出力Ｑ０〜Ｑ３はゲートアレイ５６の入力ポートＩ４〜Ｉ７に出力され る。

【００２３】 ゲートアレイ５６は、９個の入力ポートＩ０〜Ｉ８を備えるもので、上記カウ ント結果の他に、ホストシステム２０から出力されるバイトハイイネーブル信号 ＢＨＥ，リード要求信号ＲＤ，ライト要求信号ＷＲ，バスクロック信号ＢＳＣＬ Ｋを入力ポートＩ０〜Ｉ３に、前述のごとく作りだされた選択信号ＣＳＥＬを入 力ポートＩ８に入力している。このゲートアレイ５６は、８個の出力ポートＯ０ 〜Ｏ７を備えており、その出力ポート０６，０７はＣＤ―ＲＯＭドライブユニッ ト８０への実際の読み書きの制御信号ＸＷＤ，ＸＲＤとして利用される。また、 出力ポートＯ０はホストシステム２０へのアクノリッジ信号ＡＣＫとして利用さ れ、出力ポートＯ１〜Ｏ５はラッチ回路５８および２つの双方向バッファ６０， ６２を制御するための信号Ｇ１〜Ｇ３，ＤＩＲ，ＬＥとして利用される。

【００２４】 ここで信号Ｇ１〜Ｇ３とは、図示するごとく、ラッチ回路５８および双方向バ ッファ６０，６２の３つのアウトプットイネーブル信号ＯＥとなる。信号ＤＩＲ は、双方向バッファ６０，６２にデータの入出力方向を指示するための信号とな る。信号ＬＥは、ラッチ回路５８にデータラッチのタイミングを指示するための 信号となる。

【００２５】 この様にゲートアレイ５６の出力信号により制御されるラッチ回路５８および ２つの双方向バッファ６０，６２には、次のようにしてホストシステム２０のデ ータバスＤ０〜Ｄ１５およびＣＤ―ＲＯＭドライブユニット８０のデータバスＤ Ｂ０〜ＤＢ７が接続されており、これらデータバスの信号を一時的に記憶し、指 示されたタイミングで出力している。

【００２６】 ラッチ回路５８は、ラッチ信号ＬＥが入力されたとき８ビットのデータをラッ チし、これをアウトプットイネーブル信号ＯＥに同期して出力する回路であり、 ８ビットの入力側にはＣＤ―ＲＯＭドライブユニット８０のデータバスＤＢ０〜 ＤＢ７が接続され、その８ビットの出力側にはホストシステムのデータバスの上 位８ビットＤ０〜Ｄ７が接続される。

【００２７】 ２つの双方向バッファ６０，６２は、信号ＤＩＲがローレベルにあるとき、図 面右側の８ビット端子に接続されたＣＤ―ＲＯＭドライブユニット８０のデータ バスＤＢ０〜ＤＢ７の信号を図面左側の８ビット端子に接続されたホストシステ ム２０のデータバスＤ０〜Ｄ７，Ｄ８〜Ｄ１５へ伝える方向に作動し、アウトプ ットイネーブル信号ＯＥに同期して実際に信号を出力する。また、信号ＤＩＲが ハイレベルにあるときは、上記方向とは逆に作動し、双方向バッファ６０はホス トシステム２０のデータバスＤ０〜Ｄ７のデータをＣＤ―ＲＯＭドライブユニッ ト８０のデータバスＤＢ０〜ＤＢ７へ伝え、双方向バッファ６２はホストシステ ム２０のデータバスＤ８〜Ｄ１５のデータをＣＤ―ＲＯＭドライブユニット８０ のデータバスＤＢ０〜ＤＢ７へ伝える。

【００２８】 以上の説明から理解されるように、本実施例の入出力インタフェース装置３０ はゲートアレイ５６により制御される。次に、このゲートアレイ５６の実行する 制御の内容を入出力インタフェース装置３０の種々の動作モードに対応して詳細 に説明する。

【００２９】 図４および図５は、ホストシステム２０からＣＤ―ＲＯＭドライブ７０に対し てデータの読み出し指令が発生した場合のタイミングチャートであり、図４はホ ストシステム２０の１６ビットデータバスを最大限に利用するワードアクセス時 、図５はホストシステム２０からバイトハイイネーブル信号ＢＨＥが出力されホ ストシステム２０の上位８ビットＤ０〜Ｄ７を利用したバイトアクセス時を表し ている。

【００３０】 図４に示すようにワードアクセス時のホストシステム２０は、アドレス信号Ａ ０〜Ａ１５を利用してＣＤ―ＲＯＭドライブ７０の選択およびデータの所在など を指示する。またホストシステム２０は、この時にはＢＨＥをローレベルにセッ トする。これらの信号が入力されると入出力インタフェース装置３０は、ＣＳＥ ＬをローアクティブとしてとＣＤ―ＲＯＭドライブユニット８０へ出力すると共 に、アクノリッジ信号ＡＣＫをローレベルに落としてホストシステム２０にウエ イトを掛ける。

【００３１】 次に、ホストシステム２０からのリード要求信号ＲＤがローアクティブになる と、この信号を入力したゲートアレイ５６は、信号ＸＲＤを所定期間だけローア クティブとしてＣＤ―ＲＯＭドライブユニット８０のデータバスＤＢ０〜ＤＢ７ に所定のデータを出力させると同時に、各信号ＤＩＲ，Ｇ１，Ｇ３をローレベル にセットし、更にラッチ信号ＬＥを上記所定期間だけローレベルにした後、立ち 上げて、この立ち上がりでラッチ回路５８にデータバスＤＢ０〜ＤＢ７上のデー タをラッチさせる。こうしてラッチ回路５８による１バイトのデータラッチが完 了のタイミングに合わせて、ゲートアレイ５６は、アクノリッジ信号ＡＣＫをハ イレベルとしてホストシステム２０に対するウェイトの要求を取り下げ、再度Ｘ ＲＤを所定期間だけローアクティブにしてＣＤ―ＲＯＭドライブユニット８０に 対して２度目のリード命令を出力する。アクノリッジ信号ＡＣＫの出力により、 後述するアクセス（図５）と較べて、マシンサイクル３個分、ホストシステム２ ０のバスサイクルは引き延ばされたことになる。

【００３２】 ゲートアレイ５６が再度、即ち２度目のリード命令となる信号ＸＲＤを出力す ることにより、ＣＤ―ＲＯＭドライブ７０はデータバスＤＢ０〜ＤＢ７上に再度 データを用意し、このデータが入出力インタフェース装置３０の双方向バッファ ６２に入力され、アウトプットイネーブル信号ＯＥを受け付けることにより、直 ちに出力側にも現われる。すなわち、上記ラッチ回路５８のラッチデータと双方 向バッファ６２のデータは、ＣＤ―ＲＯＭドライブユニット８０から読み出され た２バイトのデータが順次格納されているのであり、ホストシステム２０はこれ を１ワードデータとして１回のアクセスによりリードすることが可能となる。

【００３３】 次に、図５を参照しながらホストシステム２０がＢＨＥをハイアクティブとし た場合の１バイトリードモードについて説明する。この場合の入出力インタフェ ース装置３０は、上記同様に選択信号ＣＳＥＬをローアクティブとし、ホストシ ステム２０からのリード要求信号ＲＤ出力に合わせて各信号ＸＲＤ，ＤＩＲ，Ｇ ２をローレベルにセットする。すなわち、この場合にはホストシステム２０に対 してウエイトを掛けることなく、データバスＤＢ０〜ＤＢ７上の１バイトデータ を双方向バッファ６０に取り込むのである。これにより、ホストシステム２０は 、双方向バッファ６０を介してその上位８ビットＤ０〜Ｄ７のみ有効な１バイト のデータの読出を完了する。

【００３４】 なお、図５に示した１バイトリードモードは、ホストシステム２０にウエイト が発生しないために最高速のリードモードとなり、バスクロック信号ＢＳＣＬＫ の略７クロックにより１回の１バイト情報のリードを完了する。また、図４に示 したワードアクセスの場合には、ＡＣＫによるウエイトがＢＳＣＬＫの略３クロ ック分だけ発生するため、１回の１ワード情報（２バイト情報）のリードに略１ ０クロックを必要とする。

【００３５】 次に、ホストシステム２０から周辺機器へデータを書き込むライトサイクルに ついて図６および図７を参照しつつ説明する。

【００３６】 図６は、ホストシステム２０から１ワード単位にデータを書き出す際のタイ ミングチャートであり、ホストシステム２０は初めにアドレス信号Ａ０〜Ａ１５ を利用してＣＤ―ＲＯＭドライブ７０の選択および格納すべき位置などを指示す る。またホストシステム２０は、この時にはバイトハイイネーブル信号ＢＨＥを ローレベルにセットする。これらの信号が入力されると入出力インタフェース装 置３０は、選択信号ＣＳＥＬをローアクティブとしてとＣＤ―ＲＯＭドライブユ ニット８０へ出力すると共に、アクノリッジ信号ＡＣＫをローレベルに落として ホストシステム２０にウエイトを掛ける。

【００３７】 ホストシステム２０からのライト要求信号ＷＲがローアクティブになると、書 込のためのデータが、データバスＤ０〜Ｄ１５に用意される。このデータは、バ スサイクルの終了近くまでバス上に確立している。この時、ゲートアレイ５６は 、信号ＸＷＲおよびＧ２を所定期間だけローアクティブとして双方向バッファ６ ０に取り込まれたデータバスＤ０〜Ｄ７の上位１バイト分だけをＣＤ―ＲＯＭド ライブユニット８０のデータバスＤＢ０〜ＤＢ７に出力してデータを記録させる 。こうして上位１バイトのデータの記録が完了すると、ゲートアレイ５６は、ア クノリッジ信号ＡＣＫをハイレベルとしてホストシステム２０のウエイトを解除 した後に、信号ＸＷＲそして今度はＧ１を所定期間だけローアクティブにして双 方向バッファ６２を介してデータバスＤ８〜Ｄ１５の下位１バイトのデータをＣ Ｄ―ＲＯＭドライブユニット８０へ出力して２度目のライト命令を実行する。

【００３８】 すなわち、上記２つの双方向バッファ６０，６２により２バイトのデータは、 ＣＤ―ＲＯＭドライブユニット８０のデータバスＤＢ０〜ＤＢ７に対して１バイ トずつ順に出力されるが、ホストシステム２０側ではこれを１ワードデータのラ イト命令として１回のアクセスにより完了する。

【００３９】 次に１バイトライトモードについて説明する。図７は、ホストシステム２０が バイトハイイネーブル信号ＢＨＥをハイアクティブとしてデータの書込を行なう 場合（１バイトライトモード）のタイミングチャートである。この場合、入出力 インタフェース装置３０は、選択信号ＣＳＥＬをローアクティブとし、ホストシ ステム２０からのＷＲ出力に合わせて信号ＸＷＲ，Ｇ２をローレベルにセットす る。すなわち、この場合にはホストシステム２０に対してウエイトを掛けること なく、データバス上位Ｄ０〜ＤＢ７の１バイトデータを双方向バッファ６０を介 してＣＤ―ＲＯＭドライブユニット８０のデータバスＤＢ０〜ＤＢ７へ出力する のである。

【００４０】 なお、図７に示した１バイトライトモードは、前記リードモードで説明したと 同様に略７クロックで完了するが、図６に示した１ワード（２バイト）ライトモ ードはホストシステム２０に略３クロックのウエイトが発生するために略１０ク ロックで完了する。

【００４１】 以上詳細に説明したように、本実施例の入出力インタフェース装置３０によれ ば、次のような効果が明らかである。ホストシステム２０と実施例である入出力 インタフェース装置３０が内蔵されたＣＤ―ＲＯＭドライブ７０のデータバス幅 は、それぞれ１６ビットと８ビットとで相違しており、通常ならばデータ交換は 、１６ビットのデータを８ビットのデータ２回に分けて行なうほかない。しかし 、本実施例の入出力インタフェース装置３０は、この両機器の間に介在すること によりデータバス幅の相違を吸収し、データ交換を可能とする。

【００４２】 本実施例の入出力インタフェース装置３０は、上記データバス幅の相違吸収に 際して、ホストシステム２０に対してＣＤ―ＲＯＭドライブユニットのデータバ ス幅を予め通信したり、特別なドライバソフトのインストールあるいは拡張ボー ドの装着などソフト的、ハード的な手当てを一切必要とせず、極めて簡単に実現 している。即ち、本実施例によれば、ホストシステム２０側にとっては、ＣＤ― ＲＯＭドライブユニット８０が、どの場合に８ビットのデータ転送しかできずど の場合に１６ビットの転送が可能かなどを一切判断する必要がない。即ち、ソフ トウェアの開発が極めて簡単になるのである。

【００４３】 更に、入出力インタフェース装置３０は、この様にデータバス幅の相違吸収を 簡便に行なえるという効果に加えて、データ交換の速度を向上させるという優れ た効果を同時に発揮する。すなわち、図６タイミングチャートで詳述したごとく 、入出力インタフェース装置３０は、ホストシステム２０のデータバスＤ０〜Ｄ １５から出力される１ワード（２バイト）のデータを双方向バッファ６０，６２ を巧みに利用して１バイトずつの情報に変換してＣＤ―ＲＯＭドライブユニット ８０のデータバスＤＢ０〜ＤＢ７に最小限の時間間隔で連続する２つの１バイト データとする。同様に、図４を参照して説明したように、入出力インタフェース 装置３０は、ＣＤ―ＲＯＭドライブユニット８０のデータバスＤＢ０〜ＤＢ７か ら最小限の時間間隔で連続出力される２つの１バイトデータをラッチ回路５８， 双方向バッファ６２を利用して１ワード情報に変換してホストシステム２０のデ ータバスＤ０〜Ｄ１５へ出力する。

【００４４】 この様な１ワードのリードあるいはライトモードは、バスクロック信号ＢＳＣ ＬＫの略１０クロックで完了することは前述した通りであり、図５および図７に 示した１バイトのリードあるいはライトサイクル（略７クロック）を２回連続し て実行するために必要なクロック数１４ないし１５よりも約３０％も時間を短縮 したデータ交換を実現しているのである。即ち、ビット数Ｙ＝８でのバスアクセ スに要する時間ＴＡ＝７クロック、ビット数Ｍ＝１６でのバスアクセスに要する 時間ＴＢ＝１０クロックであり、（Ｍ−１）÷Ｙの商＋１＝２であるから、式（ １）ＴＢ≦Ｎ・ＴＡが成り立っている。

【００４５】 具体的なハード構成では、本実施例の入出力インタフェース装置３０は双方向 バッファ６０，６２を利用して回路を構成している。このため、信号ＤＩＲを変 化させるだけでリード／ライトモードの何れにも対応することが可能となる。ま た、多数の一方向バッファを使用する場合に比べて回路は小型化となり、ファン アウトの問題なども発生しない。更に、入出力インタフェース装置３０の制御は 、高速で安定に作動し、かつ、大量生産に適したゲートアレイ５６を利用して行 なわれるため、ノイズや熱などの悪環境にあっても安定動作する。従って、周辺 機器への組み込み設計に大きな自由度がある。

【００４６】 以上本考案の実施例について説明したが、本考案はこうした実施例に何等限定 されるものではなく、その要旨を逸脱しない種々なる態様により具現化されるこ とは勿論である。例えば、上記実施例ではラッチ回路５８、双方向バッファ６０ ，６２をバッファとして利用しているが、周辺機器のデータバス幅Ｙと同一ビッ ト数のデータを所定のタイミングでバス上に出力できるものであれば、その構成 は問わない。例えば、データを周辺機器から書き込むだけであれば、ラッチ回路 ５８を用いずバッファだけで構成可能であり、あるいはラッチ回路５８と双方向 バッファ６０の組合わせ代えて双方向性ラッチを用いることも差し支えない。

【００４７】 また、本実施例では、ＣＤ―ＲＯＭドライブユニット８０とのデータ交換に適 用したが、ＶＧＡなどの表示装置の制御装置とのインタフェースに用いることも できる。また、ホストシステム２０が３２ビット、あるいはそれ以上のバス幅を 有するものに適用することも差し支えない。この場合でも、上記式（１）の関係 を維持している限り、周辺機器側のバス幅Ｙやホストシステム２０が入出力イン タフェース装置３０を介して読み書きするバス幅Ｍとは、いかなる大きさであっ ても、データのアクセス速度は向上する。

【００４８】 また、コンピュータのデータバス幅Ｘは、周辺機器のデータバス幅Ｙの整数倍 である必要はなく、例えばデータバス幅Ｘが３２ビットで周辺機器のデータバス 幅Ｙが５ビットである時は、少なくとも５ビット以上のデータを記憶ないし必要 なタイミングでバス上に出力できるバッファをＮ＝６個設け、各領域に５ビット のデータを割り当て、順次制御することで、本考案と同様の作用効果が奏される ことは明らかである。なお、この場合の残り２ビット（＝３２−５×６）は、直 接コンピュータ側のデータバスの所定ビットの接続すれば良い。もとより、更に １個のバッファを設け、これに割り当てても差し支えない。

【００４９】

【考案の効果】

以上説明したように本考案の入出力インタフェース装置は、コンピュータがデ ータを入出力する１バスサイクルの間に、Ｎ回（Ｎは、（Ｘ−１）／Ｙの商＋１ ）の入出力タイミングが指示されるので、周辺機器のデータバス幅Ｙより大きな ビット数のデータバス幅のコンピュータと周辺機器とが、１バスサイクルの内に 、Ｙビットより大きなビット数のデータを入出力することができるという優れた 効果を奏する。従って、コンピュータ側から見ると、特別なソフトウェア上の対 処を行なうことなく、Ｙビットより大きなバス幅でのアクセスが可能となる。

【００５０】 更に、バスサイクルの時間的な条件式（１）を満足すれば、データバス幅の相 違するコンピュータと周辺機器との間のデータ交換を、高速に実現することがで きるという利点も得られる。

【図面の簡単な説明】

【図１】本考案の一実施例である入出力インタフェース
装置を利用したコンピュータシステムのブロック図であ
る。

【図２】その入出力インタフェース装置のを内蔵するＣ
Ｄ―ＲＯＭドライブユニットのブロック図である。

【図３】その入出力インタフェース装置の電気回路図で
ある。

【図４】その入出力インタフェース装置の１ワードを単
位とするデータの読み出しのタイミングチャートであ
る。

【図５】その入出力インタフェース装置の１バイトを単
位とするデータの読み出しのタイミングチャートであ
る。

【図６】その入出力インタフェース装置の１ワードを単
位とするデータの書き込みのタイミングチャートであ
る。

【図７】その入出力インタフェース装置の１バイトを単
位とするデータの書き込みのタイミングチャートであ
る。

【符号の説明】

２０…ホストシステム ３０…入出力インタフェース装置 ３２…制御ロジック部 ３４，３６…第１，第２の記憶部 ４０…バッファ ４２…比較回路 ４４…比較回路 ４６，４８…ディップスイッチ ５０…バッファ ５２…カウンタ ５４…ＮＯＴ回路 ５６…ゲートアレイ ５８…ラッチ回路 ６０，６２…双方向バッファ ６０…双方向バッファ ６２…双方向バッファ ７０…ＣＤ―ＲＯＭドライブ ８０…ＣＤ―ＲＯＭドライブユニット ８２…バス制御ロジック ８４…レジスタ ８６…プロセッサ ８８…ＦＩＦＯバッファ ９０…双方向バッファ ９２…ＣＤ―ＲＯＭドライバ ９４…ユニット制御部 ９６…デコーダ

Claims (3)

【実用新案登録請求の範囲】
1. 【請求項１】 コンピュータのデータバス幅Ｘと相違す
   るデータバス幅Ｙを有する周辺機器と前記コンピュータ
   との間でデータ交換を行なう入出力インタフェース装置
   において、 前記コンピュータと前記周辺機器との入出力制御信号線
   に接続され、該入出力制御信号線から入力される信号を
   解読して、データを入出力する１バスサイクルの間に、
   Ｎ回（Ｎは、（Ｘ−１）／Ｙの商＋１）の入出力タイミ
   ングを指示する入出力タイミング制御手段と、 前記Ｙビットのデータをバス上に用意する少なくともＮ
   個のバッファを備え、その一方側はそれぞれ前記周辺機
   器のデータバスに接続され、その他方側は前記コンピュ
   ータのデータバスの少なくとも一部を構成するよう接続
   され、前記Ｎ回の入出力タイミングによって前記Ｎ個の
   バッファを介して、前記１バスサイクルの内にデータの
   入出力を完了する入出力完了手段と、 を備えることを特徴とする入出力インタフェース装置。
2. 【請求項２】 請求項１記載の入出力インタフェース装
   置であって、 入出力完了手段は、前記バッファとして、 Ｙビットのデータがラッチ可能であり、前記コンピュー
   タ側からＹ×（Ｎ−１）ビットのデータとして読み出し
   可能に接続されたＮ−１個のラッチと、前記周辺機器か
   らのＹビットのデータを前記ラッチが接続されたバス以
   外のビットのバスに接続するバッファとを備え、 入出力タイミング制御手段が、前記コンピュータらの読
   み込み信号に先だって、前記Ｎ−１個のラッチにデータ
   をラッチする信号を出力する手段を備えた入出力インタ
   フェース装置。
3. 【請求項３】 請求項１または２記載の入出力インタフ
   ェース装置であって、 前記コンピュータによるビット数Ｙでの前記周辺機器と
   の入出力のバスサイクルに要する時間がＴＡであり、ビ
   ット数Ｍでの前記周辺機器との入出力のバスサイクルに
   要する時間がＴＢであるとき、 ＴＢ≦Ｎ・ＴＡ 但しＮは、（Ｍ−１）÷Ｙの商＋１ となるビット数Ｍでの入出力を行なうようＮ個の前記バ
   ッファを接続した入出力インタフェース装置。