JP2001154912A - データ記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 インターリーブ方式を採用することにより、
ＲＯＭの読み出し速度の高速化を実現し、しかもより構
成を簡略化して低コスト化、省スペース化を実現できる
データ記憶装置を提供する。 【解決手段】 ＲＯＭ２のデータ格納位置を特定するた
めのアドレスを、２つのバンクＢ０，Ｂ１に共通の上位
アドレスＵＡＤと、バンク毎に対応する下位アドレスＬ
ＡＤとで構成する。ＲＯＭ２の２つのバンクＢ０，Ｂ１
に格納されたでデータは、アドレスが指定されると、対
応するバスバッファ６Ａ、６Ｂに出力される。バスバッ
ファ６Ａ，６Ｂを交互に出力許可することにより、２つ
バンクＢ０，Ｂ１から読み出されたデータが交互にＭＰ
Ｕ１に転送される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、読み出し専用メモ
リ（ＲＯＭ）と、そのＲＯＭに格納されたデータの読み
出しを制御する読み出し制御部とを備えたデータ記憶装
置に関し、特にバースト転送に対応したマイクロプロセ
ッサに接続されるものに関する。

【０００２】

【従来の技術】一般にマイクロプロセッサ（以下「ＭＰ
Ｕ」という）を用いたコンピュータは、図６に示すよう
にＭＰＵ１０１と、プログラムメモリであるＲＯＭ１０
２と、ＲＯＭ１０２からのデータの読み出しを制御する
読み出し制御部１０３と、データメモリであるＲＡＭ
（Random Access Memory）１０４とによって構成されて
いる。ＭＰＵ１０１は、プログラムされている命令デー
タを順次アドレスを指定してＲＯＭ１０２から読み出
し、その命令を受け取って処理を実行していく。

【０００３】そのため、例えば、図７に示すように１個
の命令ＲＯＭ１０２に対して、ＲＯＭ制御部１１１とア
ドレスカウンタ１１２とからなる読み出し制御部１０３
を設け、ＭＰＵ１０１からアドレスＡ［１６：２］をア
ドレスカウンタ１１２に与えると共にＭＰＵ１０１から
リードイネーブル信号やリクエスト信号、アクノリッジ
信号などの制御信号ＣＴＬをＲＯＭ制御部１１１に与え
ることにより、ＲＯＭ制御部１１１がアドレスカウンタ
１１２にロード信号ＬＤとカウントアップ信号ＣＵとを
出力し、ＲＯＭ１０２に出力許可信号（アウトプットイ
ネーブル信号）ＯＥを出力し、ＲＯＭ１０２から３２ビ
ットの命令データを順次読み出すように構成されたもの
が知られている。

【０００４】この場合、ＭＰＵ１０１が出力したアドレ
スＡをアドレスカウンタ１１２がラッチするが、ＭＰＵ
１０１がＲＯＭ１０２に連続アクセスするようなバース
ト転送のときは、ＲＯＭ制御部１１１がアドレスカウン
タ１１２をカウントアップし、その出力をＲＯＭ１０２
のアドレスとしている。この方式では、ＲＯＭ１０２の
アドレスに対するデータのアクセスタイムが、ＭＰＵ１
０１の命令処理時間（通常、５５〜２５０ｎｓ程度であ
る）に影響を及ぼす。

【０００５】近年あるいは将来のＭＰＵの動作クロック
は，このＲＯＭのアクセスタイムに比較してかなり高い
といえる。また、ＲＩＳＣ（Reduced Instruction Set
Computer）プロセッサあるいはインテリジェントＣＩＳ
Ｃ（Complex Instruction Set Computer）プロセッサで
はバースト転送に対応している場合が多く、従来の方法
ではその実行に相当時間がかかる。そこで、高速なＭＰ
Ｕを使用する場合には図８〜図１０に示すような構成に
より、バンクインタリーブ方式によるデータの読み出し
がなされている。

【０００６】図８は、２ウェイのバンクインタリーブ方
式を採用した構成例を示し、ＲＯＭ１２２は、２つのバ
ンクＢ０及びＢ１からなり、読み出し制御部１２３は、
ＲＯＭ制御部１３１と、バンクＢ０，Ｂ１のそれぞれに
対応したアドレスカウンタＡＣ０，ＡＣ１とからなる。
ＲＯＭ１２２のバンクＢ０には偶数アドレスの命令デー
タが格納され、バンクＢ１には奇数アドレスの命令デー
タが格納されている。バースト転送実行時には、バンク
Ｂ０の偶数アドレスと、バンクＢ１の奇数アドレスが交
互にアクセスされ、偶数アドレスのバンクＢ０をアクセ
スしているときに奇数アドレスのバンクＢ１にアドレス
を出すことにより、早くＲＯＭ１２２の動作を開始させ
ることができ、１命令に要するクロック数を短縮でき
る。

【０００７】ＲＯＭ制御部１３１はＭＰＵ１２１からの
１ビットのアドレスデータＡ２を受けて、ＲＯＭ１２２
のバンクＢ０，Ｂ１の出力許可信号ＯＥを交互に出力
し、バンクＢ０，Ｂ１から交互に読み出された命令デー
タが共通のデータバス１２５へ順次出力される。

【０００８】図９は、図８の構成にマルチプレクサ１２
４を追加したものであり、この構成によれば、ＲＯＭ制
御部１３１によりマルチプレクサ１２４が制御され、バ
ンクＢ０のデータと、パンクＢ１のデータとが切り換え
られ、データバス１２６に順次出力される。

【０００９】通常、ＲＯＭ１２２が出力許可信号ＯＥを
受けてからデータを出力するまでの時間より、マルチプ
レクサ１２４が選択信号ＳＥＬを受けてからデータを出
力するまでの時間のほうが短い。したがって、図９の構
成の方が読み出しスピードは速くなるが、マルチプレク
サ１２４の分だけ高価になる。しかし、いずれの場合も
図７に示した構成よりもデータの読み出しが速くなる。

【００１０】ところが、近年のＭＰＵのように動作周波
数がさらにあがった場合にはそのような２ウェイのバン
クインタリーブ方式でも１命令に複数のクロックを消費
してしまう。このような場合には図１０に示すような４
ウェイのバンクインタリーブ方式を採用した構成とす
る。図１０において、ＲＯＭ１４２は、４つのバンクＢ
０，Ｂ１，Ｂ２及びＢ３からなり、読み出し制御部１２
３は、ＲＯＭ制御部１５１と、バンクＢ０〜Ｂ３のそれ
ぞれに対応したアドレスカウンタＡＣ０，ＡＣ１，ＡＣ
２及びＡＣ３とからなる。この場合の動作は基本的には
図９に示したものと同じであり、分割されているバンク
数が２から４になっただけである。バースト転送時には
ＲＯＭ１４２のバンクＢ０〜Ｂ３が常に出力イネーブル
状態である。ＲＯＭ制御部１５１がＭＰＵ１４１からの
２ビットのアドレスデータＡ２、Ａ３を受けてマルチプ
レクサ１４４に２ビットの選択信号ＳＥＬを出力するこ
とにより、マルチプレクサ１４４がＲＯＭ１４２の４つ
バンクＢ０〜Ｂ３から読み出される命令データを順番に
選択してＭＰＵ１４１のデータバス１４５に出力する。

【００１１】このような先行技術に対して、ハードウエ
ア構成をより簡略化することを目的とした改良が、特開
平６−８３６９９号公報として公開されたデータ読み出
し方式に示されている。この公報には、前述の４ウェイ
インタリーブ方式でアドレスカウンタを４つから２つに
できる技術が示されている。

【００１２】

【発明が解決しようとする課題】しかしながら、以上の
ような従来技術には、次のような不都合がある。通常の
ＭＰＵが出力するアドレスデータは２進数でありバンク
のインタリーブは対を為さなければならないため、ＲＯ
Ｍを構成するバンクの数は２つ（２ウェイ）または４つ
（４ウェイ）が一般的である。ＭＰＵの性能に対応して
より速く動作させるためには、バンク数を８，１６，…
というように２のｎ乗個とする必要がある。ＲＯＭの読
み出し制御部（図９の１２３，図１０の１４３）は、通
常ゲートアレイのようなＡＳＩＣ（Application Specif
ied Integrated Circuit）を使用することが多いが、４
ウェイ以上のインタリーブではバンクにそれぞれアドレ
スを与えるためＩＣのピン数が非常に多くなってしま
う。その結果、コストアップや部品を配置するためのス
ペースの増加などの問題点があった。

【００１３】また、特開平６−８３６９９号公報に示さ
れた方式では、図１０に示す従来の構成に比べて若干簡
略化されている。しかし、４ウェイのインタリーブでア
ドレスカウンタ２つ必要とし、そのカウンタもフルビッ
トカウンタを必要としており、改善の余地が残されてい
た。

【００１４】本発明は、上述した点に鑑みなされたもの
であり、インターリーブ方式を採用することにより、Ｒ
ＯＭの読み出し速度の高速化を実現し、しかもより構成
を簡略化して低コスト化、省スペース化を実現できるデ
ータ記憶装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】上記目的を達成するため
請求項１に記載の発明は、２のｎ乗個（ｎは１以上の整
数）のバンクからなる読み出し専用メモリと、該読み出
し専用メモリに格納されたデータの読み出しを制御する
読み出し制御部とを備え、前記読み出し専用メモリに格
納されたデータのバースト転送を実行可能なマイクロプ
ロセッサに接続されるデータ記憶装置において、前記読
み出し専用メモリのデータ格納位置を特定するためのア
ドレスを、前記２のｎ乗個のバンクに共通の上位アドレ
スと、バンク毎に対応する下位アドレスとで構成し、連
続するアドレスに格納されたデータを前記２のｎ乗個の
バンクから順次に読み出すように構成したことを特徴と
する。

【００１６】請求項２に記載の発明は、請求項１に記載
のデータ記憶装置において、前記２のｎ乗個のバンクの
それぞれに対応したデータバッファを設け、連続するア
ドレスに格納されたデータを前記２のｎ乗個のバンクか
ら前記データバッファを介して順次に読み出すように構
成したことを特徴する。

【００１７】

【発明の実施の形態】以下本発明の実施の形態を図面を
参照して説明する。 （第１の実施形態）図１は本発明の第１の実施形態にか
かるデータ記憶装置の構成を示すブロック図である。こ
のデータ記憶装置は、２つのバンクＢ０，Ｂ１を有する
ＲＯＭ２と、ＲＯＭ制御部３１，上位アドレスラッチ３
２，及びバンクＢ０，Ｂ１に対応すると２つの下位アド
レスカウンタＬＡＣ０，ＬＡＣ１からなる読み出し制御
部３と、セレクト回路５及びバスバッファ６Ａ，６Ｂと
から構成され、ＭＰＵ１に接続されている。この装置で
は、ＲＯＭ２のデータ格納位置を特定するためのアドレ
スは、２つのバンクＢ０，Ｂ１に共通の上位アドレスＵ
ＡＤと、バンク毎に対応する下位アドレスＬＡＤとで構
成されている。

【００１８】ＭＰＵ１は、アドレス信号の送出手順を一
部省略して複数個のデータをまとめて高速で転送するバ
ースト転送に対応したものであり、さらにサブブロック
（インタリーブ）オーダリング、シーケンシャルオーダ
リングに対応するアライメントを保有している。より具
体的には、ＭＰＵ１は、８ワード、４ワード、２ワード
のバースト転送及びワード転送の機能を保有する。また
ＲＯＭ２に対応するメモリ空間として、ＭＰＵ１の論理
アドレスＡ２４からＡ０までが割り当てられている。

【００１９】読み出し制御部３のＲＯＭ制御部３１は、
ＭＰＵ１から供給される制御信号ＣＴＬに応じて、ロー
ド信号ＬＤ及びカウントアップ信号ＣＵを下位アドレス
カウンタＬＡＣ０，ＬＡＣ１に供給し、ロード信号ＬＤ
を上位アドレスラッチ３２に供給するとともに、セレク
ト回路５にバスバッファ６Ａまたは６Ｂのいずれか一方
の出力を許可するための選択信号ＳＥＬを供給する。

【００２０】上位アドレスラッチ３２は、ＲＯＭ制御部
３１から供給されるロード信号ＬＤに応じて、ＭＰＵ１
から供給される上位アドレスＵＡＤをラッチし、ＲＯＭ
２のバンクＢ０，Ｂ１にその上位アドレスＵＡＤを供給
する。上位アドレスラッチ３２には、ＭＰＵ１の論理ア
ドレスＡ６からＡ２４までが割り当てられている。した
がって、上位アドレスラッチ３２は、１９ビット分のフ
リップフロップで構成可能である。

【００２１】下位アドレスカウンタＬＡＣ０，ＬＡＣ１
は、バースト転送時は、ＲＯＭ制御部３１から供給され
るロード信号ＬＤに応じてＭＰＵ１から供給される下位
アドレスＬＡＤを初期値としてロードし、ＲＯＭ制御部
３１から供給されるカウントアップ信号ＣＵに応じてア
ドレスを更新する。このアドレスの更新は、ＲＯＭのア
クセスタイムを短縮すべく、バンク毎に位相をずらした
タイミングで実行される。

【００２２】下位アドレスカウンタＬＡＣ０，ＬＡＣ１
の出力は、ＲＯＭ２の対応するバンクＢ０，Ｂ１にそれ
ぞれ供給される。下位アドレスカウンタＬＡＣ０，ＬＡ
Ｃ１には、８ワード転送に対応するため、ＭＰＵ１の論
理アドレスＡ５〜Ａ３が割り当てられている。したがっ
て、下位アドレスカウンタＬＡＣ０，ＬＡＣ１は、それ
ぞれ３ビットカウンタで構成されている。

【００２３】本実施形態では、ＲＯＭ２の各バンクＢ
０，Ｂ１は常に出力イネーブル状態となっており、上位
アドレスＵＡＤ及び下位アドレスＬＡＤに対応するアド
レスに格納されているデータがバスバッファ６Ａ，６Ｂ
に出力される。バスバッファ６Ａ，６Ｂは、セレクト回
路５により出力許可された一方のみがデータＤＡＴＡ０
またはＤＡＴＡ１をデータバス７に出力する。

【００２４】図２は、図１に示す装置のバースト転送実
行時の動作を説明するためのタイムチャートであり、同
図（ａ）〜（ｋ）は、それぞれクロック信号、上位アド
レス信号ＵＡＤ、ＲＯＭ２のバンクＢ０，Ｂ１に対応す
るチップイネーブル信号ＣＥ０，ＣＥ１、ＲＯＭ２のバ
ンクＢ０，Ｂ１に対応する下位アドレス信号ＬＡＤ０，
ＬＡＤ１、バスバッファ６Ａ，６Ｂの出力許可信号ＢＯ
Ｅ０，ＢＯＥ１、バスバッファ６Ａ，６Ｂの出力データ
ＤＡＴＡ０，ＤＡＴＡ１及びＭＰＵ１に供給される読み
出しデータＤＡＴＡを示す。

【００２５】バースト転送実行時においては、同一の上
位アドレス信号ＵＡＤが供給され、またチップイネーブ
ル信号ＣＥ０，ＣＥ１は、アクティブ状態（ローレベル
がアクティブ）に保持される。この図では省略している
が、ＲＯＭ２のバンクＢ０，Ｂ１の出力許可信号ＯＥ
０，ＯＥ１も常にアクティブ状態に保持される。下位ア
ドレス信号ＬＡＤ０，ＬＡＤ１は、バンクＢ０，Ｂ１に
格納されているデータに交互にアクセスして、アドレス
が連続するデータが交互に読み出されるように、順次更
新される。すなわち、図２（ｅ）（ｆ）に示すＬＡＤ０
（ｎ），ＬＡＤ１（ｎ），ＬＡＤ０（ｎ＋１），ＬＡＤ
１（ｎ＋１），…が、連続する下位アドレスに対応して
いる。

【００２６】バスバッファ６Ａ，６Ｂの出力許可信号Ｂ
ＯＥ０，ＢＯＥ１は、セレクト回路５がＲＯＭ制御部３
１から供給される選択信号ＳＥＬに応じて生成するもの
である。時刻ｔ１に出力許可信号ＢＯＥ０がアクティブ
状態に移行し、少し遅れてバスバッファ６ＡのデータＤ
０が出力され、時刻ｔ２に出力許可信号ＢＯＥ１がアク
ティブ状態に移行し、少し遅れてバスバッファ６Ｂのデ
ータＤ１が出力される。同様に、時刻ｔ３に出力許可信
号ＢＯＥ０がアクティブ状態に移行し、少し遅れてバス
バッファ６ＡのデータＤ２が出力され、時刻ｔ４に出力
許可信号ＢＯＥ１がアクティブ状態に移行し、少し遅れ
てバスバッファ６ＢのデータＤ３が出力される。このよ
うにして、同図（ｋ）に示すように、ＲＯＭ２のバンク
Ｂ０，Ｂ１から読み出されたデータが、順次ＭＰＵ１に
転送される。

【００２７】以上のように本実施形態では、ＲＯＭ２の
データ格納位置を特定するためのアドレスを、２つのバ
ンクＢ０，Ｂ１に共通の上位アドレスＵＡＤと、バンク
毎に対応する下位アドレスＬＡＤとで構成し、連続する
アドレスに格納されたデータを２つのバンクＢ０，Ｂ１
から順次に読み出すように構成したので、従来のシステ
ムに比べて構成を簡略化し、低コスト、省スペースのシ
ステムを構築することができる。すなわち、シーケンシ
ャルオーダリングあるいはサブブロックオーダリングに
対応したＭＰＵを使用した従来のシステムでは、２２ビ
ットのアドレスカウンタが２個必要であり、４４本のア
ドレス線が存在していたが、本実施形態の装置では３ビ
ットのアドレスカウンタが２個と１９ビットのアドレス
ラッチで構成でき、２５本のアドレス線でＡＳＩＣに取
り込むことが可能となる。本実施形態では、バスバッフ
ァ６Ａ，６Ｂが、請求項２に記載した「データバッフ
ァ」に相当する。

【００２８】図３は、図１の構成の変形例を示すブロッ
ク図である。図３の構成は、図１の構成からバスバッフ
ァ６Ａ，６Ｂを削除して、バンクＢ０，Ｂ１の出力をワ
イヤードオア接続するとともに、セレクト回路５から出
力される出力許可信号を、ＲＯＭ２のバンクＢ０，Ｂ１
の出力許可信号ＯＥ０，ＯＥ１としたものである。

【００２９】図４は、図３に示す装置の動作を説明する
ためのタイムチャートであり、時刻ｔ１１にバンクＢ０
に対応するチップイネーブル信号ＣＥ０がアクティブ状
態に移行し、時刻ｔ１２にバンクＢ０の出力許可信号Ｏ
Ｅ０がアクティブ状態に移行する。これに対応して、バ
ンクＢ０からデータＤ０が出力される。また、時刻ｔ１
３にバンクＢ１に対応するチップイネーブル信号ＣＥ１
がアクティブ状態に移行し、時刻ｔ１５にバンクＢ１の
出力許可信号ＯＥ１がアクティブ状態に移行し、これに
対応して、バンクＢ１からデータＤ１が出力される。時
刻ｔ１６以後も同様にして、ＲＯＭ２のバンクＢ０，Ｂ
１に格納されているデータが交互に読み出され、ＭＰＵ
１に転送される。

【００３０】この変形例では、ＲＯＭ２のアクセススピ
ード、リードリカバリタイム、データ出力状態からハイ
インピーダンスになるまでの時間を考慮して、出力許可
信号ＯＥ０，ＯＥ１のタイミングを制御する必要があ
る。バスバッファを用いないため、図１の構成よりアク
セス速度は劣るが、より省スペースかつ低価格のシステ
ムを構築できる。

【００３１】（第２の実施形態）本実施形態は、図５に
示すように、４ウェイインターリーブ方式のシステムに
本発明の構成を適用したものである。すなわち、ＲＯＭ
２ａは、４つのバンクＢ０〜Ｂ３からなり、読み出し制
御部３ａは、ＲＯＭ制御部３１ａと、上位アドレスラッ
チ３２ａと、４つのバンクＢ０〜Ｂ３に対応する４つの
下位アドレスカウンタＬＡＣ０〜ＬＡＣ３からなる。ま
たバンクＢ０〜Ｂ３に対応して、４つのバスバッファ６
Ａ，６Ｂ，６Ｃ，６Ｄが設けられており、セレクト回路
５ａは、選択信号ＳＥＬａに応じて、４つのバスバッフ
ァに対して順次出力許可信号をアクティブ状態にして、
バンクＢ０〜Ｂ３から読み出されたデータを出力する。

【００３２】本実施形態では、ＭＰＵ１の論理アドレス
を以下のように割り当てる。すなわち、上位アドレスラ
ッチ３２ａには、アドレスＡ７からＡ２４までを割り当
て、下位アドレスカウンタには、アドレスＡ４〜Ａ６を
割り当て、バンク選択用にアドレスＡ２，Ａ３を割り当
てる。以上の点以外は、第１の実施形態と同様である。

【００３３】したがって、本実施形態では、上位アドレ
スラッチ３２ａは、１８ビットのフリップフロップで構
成でき、下位アドレスカウンタＬＣＡ０〜ＬＣＡ３は、
それぞれ３ビットのカウンタで構成できる。したがっ
て、２ウェインターリーブ方式の場合と同様に、従来例
に比べてより簡単な構成で、低コスト化、省スペース化
を実現できる。

【００３４】なお本発明は上述した実施形態に限るもの
ではなく、種々の変形が可能である。例えば、上述した
実施形態では、ＲＯＭのバンク数を２または４とする場
合を示したが、これに限るものではなく一般に２のｎ乗
個（ｎは１以上の整数）のバンクに分割する場合に本発
明を適用することができる。

【００３５】

【発明の効果】以上詳述したように本発明によれば、読
み出し専用メモリのデータ格納位置を特定するためのア
ドレスが、２のｎ乗個のバンクに共通の上位アドレス
と、バンク毎に対応する下位アドレスとで構成され、連
続するアドレスに格納されたデータが、２のｎ乗個のバ
ンクから順次に読み出されるので、上位アドレスをラッ
チする上位アドレスラッチと、下位アドレスをカウント
する下位アドレスカウンタのビット数を少なくすること
ができ、ラッチ回路やカウンタの規模を抑えるととも
に、アドレス線も少なくすることができる。その結果、
従来に比べて構成をより簡略化して低コスト化、省スペ
ース化を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態にかかるデータ記憶装
置の構成を示すブロック図である。

【図２】図１の装置の動作を説明するためのタイムチャ
ートである。

【図３】図１の構成の変形例を示すブロック図である。

【図４】図３の装置の動作を説明するためのタイムチャ
ートである。

【図５】本発明の第２の実施形態にかかるデータ記憶装
置の構成を示すブロック図である。

【図６】マイクロプロセッサを含む一般的なコンピュー
タシステムの構成を示す図である。

【図７】従来の最も簡単な構成のデータ記憶装置の構成
を示すブロック図である。

【図８】２ウェイインターリーブ方式を採用した従来の
データ記憶装置の構成を示すブロック図である。

【図９】図８の構成の変形例の構成を示すブロック図で
ある。

【図１０】４ウェイインターリーブ方式を採用した従来
のデータ記憶装置の構成を示すブロック図である。

【符号の説明】

１ マイクロプロセッサ（ＭＰＵ） ２ 読み出し専用メモリ（ＲＯＭ） ３ 読み出し制御部 ５ セレクト回路 ６Ａ，６Ｂ バスバッファ（データバッファ） ３１ ＲＯＭ制御部 ３２ 上位アドレスラッチ Ｂ０，Ｂ１ バンク ＬＡＣ０，ＬＡＣ１ 下位アドレスカウンタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】 ２のｎ乗個（ｎは１以上の整数）のバン
   クからなる読み出し専用メモリと、該読み出し専用メモ
   リに格納されたデータの読み出しを制御する読み出し制
   御部とを備え、前記読み出し専用メモリに格納されたデ
   ータのバースト転送を実行可能なマイクロプロセッサに
   接続されるデータ記憶装置において、 前記読み出し専用メモリのデータ格納位置を特定するた
   めのアドレスを、前記２のｎ乗個のバンクに共通の上位
   アドレスと、バンク毎に対応する下位アドレスとで構成
   し、連続するアドレスに格納されたデータを前記２のｎ
   乗個のバンクから順次に読み出すように構成したことを
   特徴とするデータ記憶装置。
2. 【請求項２】 前記２のｎ乗個のバンクのそれぞれに対
   応したデータバッファを設け、連続するアドレスに格納
   されたデータを前記２のｎ乗個のバンクから前記データ
   バッファを介して順次に読み出すように構成したことを
   特徴する請求項１に記載のデータ記憶装置。