JP2006164070A5 - - Google Patents

Description

データバッファ回路、インターフェース回路及びその制御方法

本発明は、同期式回路と、非同期式回路との間のデータのバッファリングを行うバッファ回路及びその制御方法に関するものである。また、同期式記憶回路と、非同期式回路との間のデータ転送制御を行うインターフェース回路及びその制御方法。

コンピュータシステムでは、同期式回路と非同期式回路との間のデータのバッファリングを行う回路が用いられる。
例えば、画像処理システムでは、ＣＣＤセンサなどから大量の画像データを取り込み、その画像データを処理する画像処理回路と、この処理済データを取り込むシステムホストとで構成されるものがある。この画像処理システムでは、画像処理回路は、クロック信号に同期して処理済データを転送する。一方、システムホストには、低消費電力化、ノイズ削減あるいは制御信号数の削減のために、クロック信号を出力しないものがある。すなわち、このシステムホストを含むシステムでは、処理済データの転送はクロックとは非同期な制御信号により転送されることとなる。このようなシステムでは、同期式回路である画像処理回路と、非同期式回路であるシステムホストとの間のデータの転送を円滑に行うためにバッファ回路が用いられる。

クロック信号に同期して動作する同期式回路と、そのクロック信号とは非同期に動作する非同期式回路との間でデータ転送を行う場合、例えば、特許文献１に記載されている非同期式インターフェース（バッファ回路）が考案されている。
この非同期式インターフェースは、第１のクロックに同期した回路と第２のクロックに同期した回路の間のデータ転送制御を行う回路である。この非同期式インターフェースは、並列に配置された複数系統のバッファと、これらのバッファに格納されたデータを系統毎にセレクトするセレクタと、第１のクロック及び第２のクロックを入力とし、同期信号を生成する同期信号生成部を有している。この非同期式インターフェースでは、第１のクロックに同期した回路と、第２のクロックに同期した回路との間のデータ転送は、同期信号により制御される複数系統のバッファを通じてなされる。
特開２０００−３０５８９５号公報（図１）

しかしながら、特許文献１のインターフェースでは、第１のクロック及び第２のクロックを入力する必要がある。このため、前述した画像処理回路とシステムホストとの関係のように、クロック信号に同期してデータを転送する同期式回路と、クロック信号を出力せずに制御信号のみでデータを転送する非同期式回路との間のデータ転送を行う場合には、特許文献１のインターフェースを利用することができない。

また、システムホストがクロック信号を出力したとしても、特許文献１のインターフェースでは、データの転送制御は、ライトリクエストと、リクエストアクノリッジとを用いたハンドシェーク制御が用いられている。具体的には、特許文献１のＣＰＵ（２）がメモリ（４）に連続してライトアクセスを行うとき、ライトリクエスト（１００）と共にデータ入力（１０３）を出力し、リクエストアクノリッジ（１０２）が活性化するまで、次のライトアクセスを行わない。前述した画像処理システムのように大量のデータを連続して転送するシステムでは、ライトアクセス先の処理が転送の要求に対して追いつかない場合が生じ、ＣＰＵ（２）はリクエストアクノリッジが活性化するまで、ウエイト状態になる。このようなハンドシェーク制御におけるウエイト状態のオーバーヘッドが、データ転送にかかる処理時間に影響を及ぼす虞がある。

また、システムホストがクロック信号を出力しない場合では、リード制御信号及びライト制御信号を入力として、クロック信号を生成インターフェースが考えられる。例えば、リード制御信号及びライト制御信号の活性期間のＯＲ演算により、各々の制御信号の活性期間を活性期間としたクロック信号を生成することが出来る。
なお、非同期式回路は、リード制御信号の活性期間においてデータの取り込みを行い、ライト制御信号の活性期間においてデータの出力を行う。従って、データに対するセットアップタイム及びホールドタイムは、活性状態から非活性状態に変化する時点を基準に決まることとなる。

一方、同期式回路は、クロック信号の活性期間の終端エッジ（以下、活性エッジとも言う）に応じて、リードアクセスではデータの出力を開始し、ライトアクセスではデータの取り込みを行う。従って、データに対するセットアップタイム及びホールドタイムは、活性エッジを基準に決まることとなる。
上述のように生成されたクロック信号では、リード制御信号及びライト制御信号が活性状態から非活性状態に変化する時点と、クロック信号の活性エッジとが一致したものとなる。このため、データに対するセットアップタイム及びホールドタイムを満足するクロック信号とすることが出来る。

しかしながら、リードアクセスについては、以下の問題点がある。
リードアクセスでは、リード制御信号が活性状態から非活性状態に変化する時点で、非同期回路は、同期式回路から出力されたデータを取り込む。一方、同期式回路は、この時点、すなわち、クロック信号の終端エッジで、データの更新を開始するから、この時点で同期式回路から更新されたデータは出力されていない。このため、非同期回路は、更新されたデータを取り込むことが出来ないこととなり、問題である。

なお、ライトアクセスでは、ライト制御信号が活性状態から非活性状態に変化するタイミングにおいて、非同期回路側から出力されるデータは確定している。このため、同期式回路は、クロック信号の終端エッジで、確定したデータを取り込むことが出来るため、問題はない。

本発明はかかる問題点に鑑みてなされたものであって、特に画像処理システムのように連続して大量のデータを扱うシステムにおける同期式回路と、非同期式回路との間のデータのバッファリングを行うバッファ回路及びその制御方法の提供を目的とする。また、このバッファ回路及び制御方法に用いられる、同期式記憶回路と、非同期式回路との間のデータ転送制御を行うインターフェース回路及びその制御方法の提供を目的とする。

前記目的を達成するための第一の発明にかかる解決手段は、クロック信号の活性エッジに同期して、データアクセスを行う同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、上記非同期式回路が出力する上記リード制御信号または上記ライト制御信号に応じて、上記同期式回路を制御するインターフェース回路であって、上記リード制御信号及び上記ライト制御信号における各々の活性期間の終端エッジを、上記活性エッジとした上記クロック信号を生成するクロック信号生成部と、上記同期式回路への連続するアクセスサイクルにおいて、上記非同期式回路からのアクセスに対応するアドレスである現サイクルアドレスと、上記現サイクルアドレスの次のアクセスサイクルのアドレスである次サイクルアドレスとを生成するアドレス生成部と、上記非同期式回路の指令に応じて、上記次サイクルアドレス及び上記現サイクルアドレスのうちいずれか一つを選択して上記同期式回路の
アドレスとする第一アドレス選択部とを備え、上記第一アドレス選択部は、同期式回路に対するアクセスについて、上記ライトアクセスの場合には、上記現サイクルアドレスを選択出力し、上記リードアクセスの場合には、上記次サイクルアドレスを選択出力するインターフェース回路である。

また、第一の発明にかかる他の解決手段は、同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、互いのデータ転送のバッファリングをおこなうデータバッファ回路であって、上記非同期式回路の制御信号を入力とし、上記リード制御信号及びライト制御信号に応じてクロック信号を出力するインターフェース回路と上記同期式回路に同期してデータアクセスを行うと共に、上記インターフェース回路の出力するクロック信号に同期してデータアクセスを行う同期式記憶回路と、を備え、上記インターフェース回路は、上記リード制御信号及び上記ライト制御信号における各々の活性期間の終端エッジを、上記活性エッジとした上記クロック信号を生成するクロック信号生成部と、上記同期式回路への連続するアクセスサイクルにおいて、上記非同期式回路からのアクセスに対応するアドレスである現サイクルアドレスと、上記現サイクルアドレスの次のアクセスサイクルのアドレスである次サイクルアドレスとを生成するアドレス生成部と、上記非同期式記憶回路の指令に応じて、上記次サイクルアドレス及び上記現サイクルアドレスアドレスのうちいずれか一つを選択し、上記同期式記憶回路のアドレスとする第一アドレス選択部とを含み、上記第一アドレス選択部は、同期式記憶回路に対するアクセスについて、上記ライトアクセスの場合には、上記現サイクルアドレスを選択出力し、上記リードアクセスの場合には、上記次サイクルアドレスを選択出力するデータバッファ回路である。

本発明のインターフェース回路では、連続するリードアクセスを行う場合に、次サイクルアドレスを出力するアドレス生成部と、アクセスの種別に応じて、同期式回路に出力するアドレスを選択切替えする第一アドレス選択部を含んでいる。従って、連続するリードアクセスを行う場合には、現在のアドレスに代わって、次サイクルアドレスを同期式回路に出力し、これに対応する次サイクルのデータのリードアクセスを行っている。このため、連続するリードアクセスにおいて、リード制御信号が活性状態から非活性状態に変化するタイミングで出力されているデータは、前のアクセスサイクルで次サイクルアドレスを用いて更新されたデータである。つまり、同期式回路から出力されているデータは、現在のサイクルにおいて非同期式回路から出力されたアドレスに対応するデータとなる。

このため、本発明のインターフェース回路では、連続するリードアクセスを行う場合において、非同期式回路は、現在のアクセスサイクルにおけるアドレスに対応した正しいデータを取り込むことができる。

また、第二の発明にかかる解決手段は、同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、互いのデータ転送のバッファリングをおこなうデータバッファ回路であって、上記非同期式回路の制御信号を入力とし、上記リード制御信号及びライト制御信号に応じてクロック信号を出力するインターフェース回路と上記同期式回路に同期してデータアクセスを行うと共に、上記インターフェース回路の出力するクロック信号に同期してデータアクセスを行う同期式記憶回路と、を備え、上記同期式記憶回路は、ライトアクセスに用いるライトアドレス入力及びリードアクセスに用いるリードアドレス入力を別個に備える同期式デュアルポート記憶回路であり、上記インターフェース回路は、上記リード制御信号及び上記ライト制御信号における各々の活性期間の終端エッジを、上記活性エッジとした上記クロック信号を生成するクロック信号生成部と、上記同期式回路への連続するアクセスサイクルにおいて、上記非同期式回路からのアクセスに対応するアドレスである現サイクルアドレスと、上記現サイクルアドレスの次のアクセスサイクルのアドレスである次サイクルアドレスとを生成するアドレス生成部とを含み、上記同期式デュアルポート記憶回路において、上記ライトアドレス入力には、上記現サイクルアドレスが入力され、上記リードアドレス入力には、上記次サイクルアドレスが入力されたデータバッファ回路である。

本発明のデータバッファ回路では、ライトアクセスに用いる現サイクルアドレス及びリードアクセスに用いる次サイクルアドレスは、同期式デュアルポート記憶回路の別個のアドレス入力、すなわち、ライトアドレス入力及びリードアドレス入力にそれぞれ入力されている。このため、第一の発明では、必要とされた、ライトアクセス及びリードアクセスにおけるアドレスを切替えるためのセレクタを必要としない。このため、第一の発明に比して、簡易な回路構成であるデータバッファ回路とすることができる。

また、第三の発明にかかる解決手段は、同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、互いのデータ転送のバッファリングをおこなうデータバッファ回路であって、上記非同期式回路の制御信号を入力とし、上記リード制御信号及びライト制御信号に応じてクロック信号を出力するインターフェース回路と上記同期式回路に同期してデータアクセスを行うと共に、上記インターフェース回路の出力するクロック信号に同期してデータアクセスを行う同期式記憶回路と、を備え、上記同期式記憶回路は、その活性エッジでライトアクセスが行われるライトクロック信号と、その活性エッジでリードアクセスが行われるリードクロック信号とをそれぞれ個別に入力する同期式デュアルポート記憶回路であり、上記インターフェース回路は、上記同期式デュアルポート記憶回路において、上記ライトクロック信号の活性エッジの時点は、前記非同期回路の前記ライト制御信号が、活性状態から非活性状態に遷移する時点と一致してなり、上記リードクロック信号の活性エッジの時点は、前記非同期回路の前記リード制御信号が、非活性状態から活性状態に遷移する時点と一致してなる形態に上記ライトクロック信号及び上記リードクロック信号を生成するデータバッファ回路である。

本発明のデータバッファ回路では、上述の回路構成を有している。すなわち、リードアクセスでは、リード制御信号が非活性状態から活性状態に遷移する時点で、データは更新され始める。このため、リード制御信号が活性状態から非活性状態に遷移する時点では、非同期式回路は、更新されたデータを取り込むことができることになる。
また、ライトアクセスでは、ライト制御信号が活性状態から非活性状態に遷移する時点では、確定したデータが出力されているため、同期式記憶回路に書き込むことができる。

このため、それぞれのポートに入力されるアドレスは同一のものを用いることができ、アドレスを生成するための回路を省略できるため、より簡易なデータバッファ回路とすることができる。

本発明によれば、特に画像処理システムのように連続して大量のデータを扱うシステムにおける同期式回路と、非同期式回路との間のデータのバッファリングを行うバッファ回路及びその制御方法の提供することが可能となる。また、このバッファ回路及び制御方法に用いられる、同期式記憶回路と、非同期式回路との間のデータ転送制御を行うインターフェース回路及びその制御方法の提供が可能となる。

本発明の実施形態にかかるデータバッファ回路及びインターフェース回路について図１〜図１１を参照して説明する。

クロック信号に同期して動作する同期式回路と、クロック信号には非同期に動作する非同期式回路と、同期式回路及び非同期式回路の間に介在するデータバッファ回路とを含む装置の一例として、画像を取り込み、画像処理し、画像の表示や保存を行う画像入出力システム１を図１に示す。この画像入出力システム１は、画像を取り込み、画像データを出力するＣＣＤセンサ３と、画像データを画像処理し、画像処理された処理済データを出力する画像処理システム１Ａと、処理済データの表示や保存などを行うメインシステム２とを含んでいる。

このうち画像処理システム１Ａは、ＣＣＤセンサ３から出力された画像データを入力とし、画像補正などの画像処理を行う画像処理回路１１と、画像処理に用いる各種パラメータや取り込んだ画像データの格納を行う同期式メモリ１２と、処理済データＰＤを格納するデータバッファ回路１０を含んでいる。また、画像処理回路１１、同期式メモリ１２及びデータバッファ回路１０は、互いにクロック信号ＣＫに同期した制御信号で制御されるクロック同期バスＢＣを介して接続されている。

また、メインシステム２は、マイコンのＣＰＵであるシステムホスト１３と、処理済データＳＤの格納などに用いる非同期式メモリ１４とを含んでいる。また、システムホスト１３と、非同期式メモリ１４とは、クロック信号ＣＫとは非同期に制御されるクロック非同期バスＢＡを介して接続されている。

また、メインシステム２と画像処理システム１Ａとの間には、クロック非同期バスＢＡ、データバッファ回路１０、クロック同期バスＢＣがこの順に接続されている。データバッファ回路１０は、クロック非同期バスＢＡ及びクロック同期バスＢＣの間のデータ転送制御を行っている。このため、画像処理システム１Ａでは、クロック同期バスＢＣに出力された処理済データＰＤなどを、データバッファ回路１０を介して、クロック非同期バスＢＡに出力することができる。逆に、クロック非同期バスＢＡに出力されたデータを、データバッファ回路１０を介して、クロック同期バスＢＣに出力することもできる。

次いで、データバッファ回路１０について、図２〜９を参照して説明する。このデータバッファ回路１０は、図２に示すように、クロック信号ＣＫに同期して動作する１ポートＲＡＭ１３０（同期式記憶回路）と、インターフェース回路１５（破線部）とから構成されている。
さらに、インターフェース回路１５は、メインシステム２（非同期式回路）の制御信号を入力とし、クロック信号ＣＫに同期した制御信号を出力する制御信号生成部１１０（クロック信号生成部）と、セレクト信号ＩＳＥＬに応じて、制御信号生成部１１０で生成した制御信号及び画像処理システム１Ａからの制御信号を選択出力する入力セレクタ１２０とを含んでいる。さらに、このデータバッファ回路１０は、１ポートＲＡＭ１３０への連続するアクセスにおいて、メインシステム２からのアクセスに対応するアドレスである現サイクルアドレスＩＡ（１４：０）と、現サイクルアドレスＩＡ（１４：０）の次のアドレスである次サイクルアドレスＩＡ１（１４：０）を生成するアドレス生成部１００と、１ポートＲＡＭ１３０から出力されるデータ信号ＤＯ（１５：０）及び現サイクルアドレスＩＡ（１４：０）のうちいずれか一つを選択出力する出力セレクタ１５０と、出力セレクタ１５０の出力を制御する出力制御部１４０とを含んでいる。
なお、アドレス生成部１００及び制御信号生成部１１０は、メインシステム２に、クロック非同期バスＢＡを介して接続されている。また、入力セレクタ１２０及び出力制御部１４０は、画像処理システム１Ａに、クロック同期バスＢＣを介して接続されている。

アドレス生成部１００では、クロック非同期バスＢＡの各信号、すなわち、１６ビット長のデータ信号ＥＤＩ（１５：０）のうち下位の１５ビットであるデータ信号ＥＤＩ（１４：０）、チップセレクト信号ＣＳＸ、リード制御信号ＲＤＸ、ライト制御信号ＷＲＸ、及び、アドレス信号のうちの１ビットであるコマンド信号ＡＤＲＳＸに応じて、現在のアクセスで用いられる現サイクルアドレスＩＡ（１４：０）及び次サイクルアドレスＩＡ１（１４：０）が生成される。

さらに、アドレス生成部１００について、図３を参照して詳細に説明する。このアドレス生成部１００は、２入力セレクタ１０１、ＯＲゲート１０２、ＡＮＤゲート１０３、１５ビット長のアドレスレジスタＡＤＲＳＲ及び入力に対し１を加算し出力する公知の１５ビット長のインクリメンタ１０５を含んでいる。

アドレスレジスタＡＤＲＳＲは、１５ビット長の現サイクルアドレスＩＡ（１４：０）を保持して出力している。また、インクリメンタ１０５は、アドレスレジスタＡＤＲＳＲの出力である現サイクルアドレスＩＡ（１４：０）を入力とし、これに一つ加算した１５ビット長の次サイクルアドレスＩＡ１（１４：０）を出力する。さらに、２入力セレクタ１０１は、コマンド信号ＡＤＲＳＸに応じて、次サイクルアドレスＩＡ１（１４：０）及びメインシステム２から出力された１６ビット長のうち下位１５ビットであるデータ信号ＥＤＩ（１４：０）のうちいずれか一つを選択し、出力する。具体的には、コマンド信号ＡＤＲＳＸがハイレベルのとき、次サイクルアドレスＩＡ１（１４：０）が出力され、コマンド信号ＡＤＲＳＸがローレベルのとき、データ信号ＥＤＩ（１４：０）が出力される。この２入力セレクタ１０１の出力は、アドレスレジスタＡＤＲＳＲのＤ入力に接続されている。

アドレスレジスタＡＤＲＳＲのＥＮ入力は、チップセレクト信号ＣＳＸに接続されている。従って、チップセレクト信号ＣＳＸがローレベルの場合では、アドレスレジスタＡＤＲＳＲが更新される。

アドレスレジスタＡＤＲＳＲのクロック入力ＣＫは、ライト制御信号ＷＲＸ、リード制御信号ＲＤＸ及びコマンド信号ＡＤＲＳＸを入力とし、ＯＲゲート１０２及びＡＮＤゲート１０３の組み合わせ論理で生成されている。
コマンド信号ＡＤＲＳＸがハイレベルの場合、ライト制御信号ＷＲＸまたはリード制御信号ＲＤＸがローレベル変化すると、クロック入力ＤＣＫはローレベルになる。つまり、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸの立ち上りエッジのいずれかのタイミングで、クロック入力ＤＣＫの立ち上りエッジが発生する。また、アドレスレジスタＡＤＲＳＲのＤ入力は、次サイクルアドレスＩＡ１（１４：０）が入力されている。このため、現サイクルアドレスＩＡ（１４：０）は、リード制御信号ＲＤＸ及びライト制御信号ＷＲＸのうちいずれかの立ち上りエッジで、１つ加算されて更新される。

一方、コマンド信号ＡＤＲＳＸがローレベルの場合、ライト制御信号ＷＲＸがローレベルに変化することにより、アドレス初期化コマンドＣＭＡ（初期化指令）が発行され、アドレスレジスタＡＤＲＳＲの内容が、データ信号ＥＤＩ（１４：０）の内容に書き換えられる。
すなわち、アドレス初期化コマンドＣＭＡが発行されると、アドレスレジスタＡＤＲＳＲのクロック入力ＤＣＫはローレベルになり、ライト制御信号ＷＲＸの立ち上りエッジのタイミングで、クロック入力ＤＣＫが立ち上る。また、アドレスレジスタＡＤＲＳＲのＤ入力には、データ信号ＥＤＩ（１４：０）が入力されている。このため、現サイクルアドレスＩＡ（１４：０）は、ライト制御信号ＷＲＸの立ち上りエッジで、データ信号ＥＤＩ（１４：０）の内容に更新される。

データバッファ回路１０では、１ポートＲＡＭ１３０に対する連続アクセスについて、最初のサイクルにおいて、データ信号ＥＤＩ（１４：０）の内容で初期アドレスを設定し、次のサイクル以降では、現在の値に１つ加算した値で連続して更新することで、連続アクセスに必要なアドレス信号が生成される。

図２に戻って、制御信号生成部１１０では、チップセレクト信号ＣＳＸ、リード制御信号ＲＤＸ及びライト制御信号ＷＲＸに応じて、クロック信号ＳＣＫ、ライトイネーブル信号ＳＷＥ及びインヒビット信号ＳＩＨが生成される。なお、データ信号ＳＤＩ（１５：０）は、クロック非同期バスＢＡの１６ビット長のデータ信号ＥＤＩ（１５：０）がスルー出力される。また、１ポートＲＡＭ１３０に対するアクセスの種別に応じて、現サイクルアドレスＩＡ（１４：０）及び次サイクルアドレスＩＡ１（１４：０）のうちいずれかが、制御１５ビット長のアドレス信号ＳＡＤ（１４：０）に選択出力される。

さらに、制御信号生成部１１０について図４及び図５を参照して詳細に説明する。この制御信号生成部１１０は、アドレスデコーダ１１１と、Ｄフリップフロップ１１２と、第１セレクタ１１３と、第２セレクタ１１４と、アドレスデコーダ１１５と、ＡＮＤゲート１１６とを含み、ライトイネーブル信号ＳＷＥ、アドレス信号ＳＡＤ（１４：０）、データ信号ＳＤＩ（１５：０）、インヒビット信号ＳＩＨ及びクロック信号ＳＣＫを生成する。

ここで、以下の説明のため、メインシステム２及びデータバッファ回路１０のアドレス配置について図５を参照して説明する。データバッファ回路１０は、メインシステム２の１６ビットのアドレスを用いてアクセスされる。メインシステム２のアドレスのうち、最上位ビットは、コマンド信号ＡＤＲＳＸに割り当てられ、その他の１５ビットは、データバッファ回路１０に含まれるＲＡＭ領域及びレジスタ領域のアドレスにマッピングされている。つまり、データバッファ回路１０は、１５ビットのアドレス空間を有することになる。
具体的には、メインシステム２の１６ビットのアドレス空間（００００Ｈ〜ＦＦＦＦＨ）のうち、００００Ｈ〜７ＦＦＦＨ番地は、コマンド信号ＡＤＲＳＸをローレベルにするためのコマンド領域に、８０００Ｈ〜ＢＦＦＦＨ番地は、ＲＡＭ領域に、Ｃ０００Ｈ〜ＦＦＦＦＨは、レジスタ領域に割り当てられている。
また、レジスタ領域のうち、Ｃ０００Ｈ番地には、制御レジスタＣＲ０が割り当てられている。

図４に戻って、制御レジスタＣＲ０は、アドレスデコーダ１１１と、Ｄフリップフロップ１１２とで構成される。
アドレスデコーダ１１１では、現サイクルアドレスＩＡ（１４：０）がアドレス入力端子ＡＩＮに、チップセレクト信号ＣＳＸがイネーブル端子ＥＮに入力され、現サイクルアドレスＩＡ（１４：０）のデコードが行われる。具体的には、チップセレクト信号ＣＳＸがローレベルかつ現サイクルアドレスＩＡ（１４：０）が４０００Ｈに一致する場合に、出力端子ＯＵＴからローレベルが出力される。また、Ｄフリップフロップ１１２では、データ信号ＥＤＩ（０）（データ信号ＥＤＩ（１５：０）のビット０）がデータ入力端子Ｄに、アドレスデコーダ１１１の出力がイネーブル端子ＥＮに、ライト制御信号ＷＲＸがクロック端子ＣＫに入力されている。Ｄフリップフロップ１１２では、イネーブル端子ＥＮへの入力がローレベルの場合、クロック端子ＣＫに入力される信号の立ち上りエッジにおいて、データ入力端子Ｄに入力されている信号レベルが保持され、出力端子Ｑに出力される。従って、このデータバッファ回路１０の制御レジスタＣＲ０に対してライトアクセスしたデータの最下位ビットが保持され、ライトイネーブル信号ＳＷＥとして出力される。

第１セレクタ１１３では、ＳＥＬに入力されたライトイネーブル信号ＳＷＥに応じて、入力端子ＩＮ１に入力された現サイクルアドレスＩＡ（１４：０）及び入力端子ＩＮ２に入力された次サイクルアドレスＩＡ１（１４：０）のうちいずれかがＯＵＴに選択出力される。具体的には、ライトイネーブル信号ＳＷＥがローレベル（ライトアクセス）の場合は現サイクルアドレスＩＡ（１４：０）が選択出力され、ライトイネーブル信号ＳＷＥがハイレベル（リードアクセス）の場合は次サイクルアドレスＩＡ１（１４：０）が選択出力される。
第２セレクタ１１４では、ＳＥＬに入力されたコマンド信号ＡＤＲＳＸに応じて、ＩＮ１に入力された第１セレクタ１１３の出力及びＩＮ２に入力されたデータ信号ＥＤＩ（１５：０）の下位１５ビットのうちいずれかがＯＵＴに選択出力される。具体的には、コマンド信号ＡＤＲＳＸがローレベルの場合はデータ信号ＥＤＩ（１５：０）が選択出力され、コマンド信号ＡＤＲＳＸがハイレベルの場合は第１セレクタ１１３の出力が選択出力される。
従って、コマンド信号ＡＤＲＳＸがローレベルの場合は、データ信号ＥＤＩ（１５：０）の下位１５ビットが、アドレス信号ＳＡＤ（１４：０）に出力される。一方、コマンド信号ＡＤＲＳＸがハイレベルの場合は、ライトアクセスでは現サイクルアドレスＩＡ（１４：０）が、リードアクセスでは次サイクルアドレスＩＡ１（１４：０）が、アドレス信号ＳＡＤ（１４：０）に出力される。

アドレスデコーダ１１５では、チップセレクト信号ＣＳＸがＥＮ端子に、アドレス信号ＳＡＤ（１４：０）がＡＩＮ端子に入力され、アドレス信号ＳＡＤ（１４：０）のデコードが行われる。チップセレクト信号ＣＳＸがローレベルかつアドレス信号ＳＡＤ（１４：０）がＲＡＭ領域のアドレス値を取る場合に、出力端子ＯＵＴからローレベルがインヒビット信号ＳＩＨに出力される。

ＡＮＤゲート１１６では、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸが入力され、その論理積がクロック信号ＳＣＫに出力される。すなわち、クロック信号ＳＣＫにおけるローレベルの期間は、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸのローレベルの期間を併せたものとなる。また、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸにおいて活性期間はローレベルの期間であるため、活性期間における終端エッジは、立ち上りエッジとなる。また、クロック信号ＳＣＫの立ち上りエッジで１ポートＲＡＭ１３０は動作するから、クロック信号ＳＣＫの立ち上りエッジが、活性エッジとなる。つまり、立ち上りエッジを活性エッジとするクロック信号ＳＣＫは、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸの各々の活性期間の終端エッジを併せ持つ活性エッジを有している。

図２に戻って、入力セレクタ１２０では、セレクト信号ＩＳＥＬに応じて、アドレス信号ＳＡＤ（１４：０）、データ信号ＳＤＩ（１５：０）、クロック信号ＳＣＫ、ライトイネーブル信号ＳＷＥ及びインヒビット信号ＳＩＨからなる群、及び、クロック同期バスＢＣのアドレス信号ＩＡＤ（１４：０）、データ信号ＩＤＩ（１５：０）、クロック信号ＩＣＫ、ライトイネーブル信号ＩＷＥ及びインヒビット信号ＩＩＨからなる群のうちいずれかが選択され、出力される。具体的には、セレクト信号ＩＳＥＬがローレベルの場合は、上述の群のうち前者の群が選択出力され、セレクト信号ＩＳＥＬがハイレベルの場合は、後者の群が選択出力される。

また、１ポートＲＡＭ１３０は、アドレス、データ、制御信号からなる一組のポートを有する公知のＲＡＭである。この１ポートＲＡＭ１３０では、アドレス信号ＡＤ（１４：０）、クロック信号ＣＫ、ライトイネーブル信号ＷＥ及びインヒビット信号ＩＨが入力される。ライトアクセス（ライトイネーブル信号ＷＥがローレベル）の場合には、データ信号ＤＩ（１５：０）が入力され、リードアクセス（ライトイネーブル信号ＷＥがハイレベル）の場合にはデータ信号ＤＯが出力される。この１ポートＲＡＭ１３０では、クロック信号ＣＫの立ち上りエッジに応じて、リードアクセスではデータ信号ＤＯ（１５：０）の出力が開始され、ライトアクセスでは、データ信号ＤＩ（１５：０）が取り込まれる。

また、出力セレクタ１５０では、コマンド信号ＡＤＲＳＸに応じて、１ポートＲＡＭ１３０から出力されるデータ信号ＤＯ（１４：０）及び現サイクルアドレスＩＡ（１４：０）のうち一つが選択出力される。具体的には、コマンド信号ＡＤＲＳＸがハイレベルの場合は、データ信号ＤＯ（１４：０）が出力され、ローレベルの場合は、現サイクルアドレスＩＡ（１４：０）が出力される。

また、出力制御部１４０では、クロック非同期バスＢＡ及びクロック同期バスＢＣに対する３ステート出力制御が行われる。この出力制御部１４０は、図示しないが、公知の３ステート出力バッファ及び組み合わせ回路で構成されている。クロック非同期バスＢＡに対しては、チップセレクト信号ＣＳＸ及びリード制御信号ＲＤＸに応じて、データ信号ＥＤＯが３ステート制御される。また、クロック同期バスＢＣに対しては、クロック信号ＩＣＫ、ライトイネーブル信号ＩＷＥ及びインヒビット信号ＩＩＨに応じて、データ信号ＩＤＯが３ステート制御される。
従って、メインシステム２は、チップセレクト信号ＣＳＸ及びリード制御信号ＲＤＸをローレベルにすることで、出力セレクタ１５０の出力を読み出すことができる。

なお、画像処理システム１Ａでは、データバッファ回路１０に対して、画像処理システム１Ａ及びメインシステム２のうちいずれか一方のシステムのみがアクセスするように排他制御されている。この排他制御では、いずれのシステムがデータバッファ回路１０に対してアクセスしているのかを示す識別信号（図示されない）が生成される。この識別信号は、画像処理システム１Ａがデータバッファ回路１０にアクセスしている場合はハイレベルになり、メインシステム２がデータバッファ回路１０にアクセスしている場合はローレベルになる。入力セレクタ１２０では、この識別信号をセレクト信号ＩＳＥＬに用いている。このため、入力セレクタ１２０では、データバッファ回路１０に対してアクセスしているシステムの制御信号の群が選択出力されることになる。

次いで、以下にデータバッファ回路１０に対するアドレス初期化コマンドＣＭＡ（初期化指令）及びアドレスモニタコマンドＣＭＭ（モニタ指令）について説明する。
なお、以下では、単にリードアクセスまたはライトアクセスとある場合は、メインシステム２からデータバッファ回路１０に対するアクセスを指す。

実施例１にかかるデータバッファ回路１０では、メインシステム２から１ポートＲＡＭ１３０に直接アドレスを指定して、アクセスを行うことは出来ない。１ポートＲＡＭ１３０に対するアクセスのためのアドレスを指定は、アドレスレジスタＡＤＲＳＲを介して間接的に行われる。従って、１ポートＲＡＭ１３０に対するアクセスに先立ち、アドレスレジスタＡＤＲＳＲの設定を行う必要がある。アドレスレジスタＡＤＲＳＲの設定は、アドレス初期化コマンドＣＭＡ（初期化指令）を発行して行う。前述したように、アドレス初期化コマンドＣＭＡは、コマンド信号ＡＤＲＳＸをローレベルにしたうえで、設定値をライトアクセスすることにより発行される。本実施例１では、１６ビット長のメインシステム２のアドレス信号のうち最上位ビットがコマンド信号ＡＤＲＳＸに割り当てられている（図５参照）。従って、メインシステム２のアドレス００００Ｈ〜７ＦＦＦＨのうちいずれかのアドレスに、設定値のデータでライトアクセスを実行すると、アドレス初期化コマンドＣＭＡが発行されて、アドレスレジスタＡＤＲＳＲが設定値に設定される。

また、コマンド信号ＡＤＲＳＸをローレベルにしたうえで、リードアクセスを実行すると、アドレスモニタコマンドＣＭＭ（モニタ指令）が発行される。このアドレスモニタコマンドＣＭＭが発行されると、現サイクルアドレスＩＡ（１４：０）が、出力セレクタ１５０及び出力制御部１４０を介して、データ信号ＥＤＯ（１５：０）に出力される。メインシステム２では、このアドレスモニタコマンドＣＭＭを発行して、現サイクルアドレスＩＡ（１４：０）の値をモニタすることができる。また、このとき、ＯＲゲート１０２（アドレス更新抑制部）では、コマンド信号ＡＤＲＳＸの反転論理とリード制御信号ＲＤＸとで論理ＯＲを取っているため、リード制御信号ＲＤＸがローレベルになっても、アドレスレジスタＡＤＲＳＲのクロックは変化しない。すなわち、ＯＲゲート１０２では、アドレスモニタコマンドＣＭＭの発行によるアドレスレジスタＡＤＲＳＲの更新が抑制されている。従って、アドレスレジスタＡＤＲＳＲは、アドレスモニタコマンドＣＭＭを発行の影響を受けることはない。

なお、本実施例１では、メインシステム２のアドレス信号のうち最上位ビットをコマンド信号ＡＤＲＳＸに割り当てた場合を例示したが、例えば、メインシステム２のアドレス信号が、１ポートＲＡＭ１３０のアドレス空間に含まれる所定の値または所定の範囲を示すとき発生する信号を生成し、これをコマンド信号ＡＤＲＳＸとしてもよい。ただし、この場合では、コマンド信号ＡＤＲＳＸを生成するデコード回路が必要であり、１ポートＲＡＭ１３０において、所定の値または所定の範囲のアドレスに対応した部分は使用できないため、実施例１の構成とした方が好ましい。

次いで、データバッファ回路１０の動作波形について図６を参照して説明する。なお、画像処理システム１Ａからの１ポートＲＡＭ１３０に対するアクセスについては、同期式制御信号を用いた公知のアクセス方法と同様であるため、その説明を省略する。
図６に示された波形は、クロック信号ＣＫの立ち上り近傍を境界として区間Ｔ０〜Ｔ９に分割されて示されている。このうち、区間Ｔ０〜Ｔ４は、リードアクセスの場合の動作波形であり、区間Ｔ５〜Ｔ９は、ライトアクセスの場合の動作波形である。

まず、リードアクセスの場合の動作波形について説明する。
区間Ｔ０において、データバッファ回路１０では、コマンド信号ＡＤＲＳＸ、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されると共に、データ信号ＥＤＩ（１４：０）に制御レジスタＣＲ０のアドレス値４０００Ｈが入力される。このため、アドレス初期化コマンドＣＭＡが発行されて、現サイクルアドレスＩＡ（１４：０）にはアドレス値４０００Ｈがセットされる。

区間Ｔ１において、データバッファ回路１０では、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されると共に、データ信号ＥＤＩ（１５：０）にＲＥＡＤコマンド（０１Ｈ）が入力される。このため、データバッファ回路１０はリードアクセスの状態となり、ライトイネーブル信号ＳＷＥ（ＷＥ）がハイレベルにセットされる。

区間Ｔ２において、データバッファ回路１０では、コマンド信号ＡＤＲＳＸ、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されてアドレス初期化コマンドＣＭＡが発行されると共に、データ信号ＥＤＩ（１４：０）に初期アドレスであるアドレスＲＡ０が入力される。このため、１ポートＲＡＭ１３０では、アドレス信号ＡＤ（１４：０）に、アドレスＲＡ０が入力される。さらに、クロック信号ＣＫの立ち上りエッジにおいて、アドレスＲＡ０に対応するデータＲＡ０Ｄのリードアクセスが開始される。
また、現サイクルアドレスＩＡ（１４：０）にＲＡＭ領域アドレスのアドレスＲＡ０がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはＲＡ０の次のアドレスのＲＡ１が出力される。

区間Ｔ３において、データバッファ回路１０では、チップセレクト信号ＣＳＸ及びリード制御信号ＲＤＸにいずれもローレベルが入力される。このため、データバッファ回路１０では、区間Ｔ２でリードアクセスが開始されたデータＲＡ０Ｄが出力される。
また、コマンド信号ＡＤＲＳＸ及びライトイネーブル信号ＳＷＥがいずれもハイレベルであるため、１ポートＲＡＭ１３０では、アドレス信号ＡＤに、次サイクルアドレスＩＡ１（１４：０）の値、すなわち、アドレスＲＡ１が入力される。
さらに、クロック信号ＣＫの立ち上りエッジにおいて、アドレスＲＡ１に対応するデータＲＡ１Ｄのリードアクセスが開始される。さらに、現サイクルアドレスＩＡ（１４：０）にＲＡＭ領域アドレスのアドレスＲＡ１がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはアドレスＲＡ１の次サイクルアドレスであるアドレスＲＡ２が出力される。

区間Ｔ４において、チップセレクト信号ＣＳＸ及びリード制御信号ＲＤＸにいずれもローレベルが入力される。このため、データバッファ回路１０では、区間Ｔ３でリードアクセスが開始されたデータＲＡ１Ｄが出力される。
また、コマンド信号ＡＤＲＳＸ及びライトイネーブル信号ＳＷＥがいずれもハイレベルであるため、１ポートＲＡＭ１３０では、アドレス信号ＡＤに、次サイクルアドレスＩＡ１（１４：０）の値、すなわち、アドレスＲＡ２が入力される。
また、クロック信号ＣＫの立ち上りエッジにおいて、アドレスＲＡ２に対応するデータＲＡ２Ｄのリードアクセスが開始される。さらに、現サイクルアドレスＩＡ（１４：０）にＲＡＭ領域アドレスのアドレスＲＡ２がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはＲＡ２の次のアドレスのＲＡ３が出力される。

本実施例１にかかるデータバッファ回路１０では、このように連続するリードアクセスを行う場合には、メインシステム２が出力するアドレスに代わって、次サイクルアドレスＩＡ１（１４：０）を１ポートＲＡＭ１３０に出力し、データのリードアクセスを行っている。例えば区間Ｔ４において、リード制御信号ＲＤＸがハイレベル（非活性状態）からローレベル（活性状態）に変化するタイミングで出力しているデータは、区間Ｔ３で、ＩＡ１（１４：０）から出力されたアドレスＲＡ１を用いて、リードアクセスしたデータＲＡ１Ｄである。

次いで、ライトアクセスの場合の動作波形について説明する。
区間Ｔ５において、データバッファ回路１０では、コマンド信号ＡＤＲＳＸ、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されてアドレス初期化コマンドＣＭＡが発行されると共に、データ信号ＥＤＩ（１４：０）に制御レジスタＣＲ０のアドレス値４０００Ｈが入力される。このため、現サイクルアドレスＩＡ（１４：０）にはアドレス値４０００Ｈがセットされる。
なお、区間Ｔ４において、リードアクセスが開始されたＲＡ２Ｄは、１ポートＲＡＭ１３０からは出力されているが、メインシステム２に出力はされない。

区間Ｔ６において、データバッファ回路１０では、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されると共に、データ信号ＥＤＩ（１５：０）にＷＲＩＴＥコマンド（００Ｈ）が入力される。このため、データバッファ回路１０はライトアクセスの状態となり、ライトイネーブル信号ＳＷＥ（ＷＥ）がローレベルにセットされる。

区間Ｔ７において、データバッファ回路１０では、コマンド信号ＡＤＲＳＸ、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されてアドレス初期化コマンドＣＭＡが発行されると共に、データ信号ＥＤＩ（１４：０）にアドレスＲＡ５が入力される。このため、１ポートＲＡＭ１３０では、アドレス信号ＡＤ（１４：０）に、アドレスＲＡ５が入力される。
また、現サイクルアドレスＩＡ（１４：０）に初期アドレスであるアドレスＲＡ５がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはＲＡ５の次サイクルアドレスであるＲＡ６が出力される。

区間Ｔ８において、データバッファ回路１０では、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されると共に、データ信号ＤＩ（１５：０）にＲＡ５Ｄが入力される。
また、コマンド信号ＡＤＲＳＸにハイレベルが入力され、ライトイネーブル信号ＳＷＥにローレベルが入力されているため、１ポートＲＡＭ１３０では、アドレス信号ＡＤに、現サイクルアドレスＩＡ（１４：０）の値、すなわち、アドレスＲＡ５が入力される。
さらに、クロック信号ＣＫの立ち上りエッジにおいて、アドレスＲＡ５に対するデータＲＡ５Ｄのライトアクセスが行われる。またさらに、現サイクルアドレスＩＡ（１４：０）にＲＡＭ領域アドレスのアドレスＲＡ５がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはＲＡ５の次のアドレスのＲＡ６が出力される。

区間Ｔ９において、データバッファ回路１０では、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されると共に、データ信号ＤＩ（１５：０）にＲＡ６Ｄが入力される。
また、コマンド信号ＡＤＲＳＸにハイレベルが入力され、ライトイネーブル信号ＳＷＥにローレベルが入力されているため、１ポートＲＡＭ１３０では、アドレス信号ＡＤに、現サイクルアドレスＩＡ（１４：０）の値、すなわち、アドレスＲＡ６が入力される。
さらに、クロック信号ＣＫの立ち上りエッジにおいて、アドレスＲＡ６に対するデータＲＡ６Ｄのライトアクセスが行われる。

本実施例１にかかるデータバッファ回路１０では、連続するリードアクセスを行う場合において、メインシステム２は、現在のアクセスサイクルにおけるアドレスに対応した正しいデータを１ポートＲＡＭ１３０のから取り込むことができる。

次いで、第２の実施形態にかかるデータバッファ回路２０について、図７〜図９を参照して説明する。このデータバッファ回路２０は、クロック信号ＣＫに同期して動作する２ポートＲＡＭ２３０と、メインシステム２の制御信号を入力とし、クロック信号ＣＫに同期した制御信号を出力する制御信号生成部２１０と、セレクト信号ＩＳＥＬに応じて、制御信号生成部２１０で生成した制御信号及び画像処理システム１Ａからの制御信号を選択出力する入力セレクタ２２０とを含んでいる。さらに、このデータバッファ回路２０は、２ポートＲＡＭ２３０への連続するアクセスにおいて、次のアクセスで用いられる次サイクルアドレスＩＡ１（１４：０）を生成するアドレス生成部１００と、２ポートＲＡＭ２３０から出力されるデータ信号ＤＯ（１５：０）及び現サイクルアドレスＩＡ（１４：０）のうちいずれか一つを選択出力する出力セレクタ１５０と、出力セレクタ１５０の出力を制御する出力制御部１４０とを含んでいる。
このうちアドレス生成部１００、出力制御部１４０及び出力セレクタ１５０は、実施例１と同様の回路であるため、説明を省略する。

制御信号生成部２１０では、チップセレクト信号ＣＳＸ、リード制御信号ＲＤＸ及びライト制御信号ＷＲＸに応じて、クロック信号ＳＡＣＫ，ＳＢＣＫ、ライトイネーブル信号ＳＡＷＥ及びインヒビット信号ＳＡＩＨ，ＳＢＩＨが生成され、出力される。なお、データ信号ＳＡＤＡ（１５：０）は、クロック非同期バスＢＡの１６ビット長のデータ信号ＥＤＩ（１５：０）がそのまま出力される。さらに、アドレス信号ＳＡＡＤ（１４：０）はＩＡ（１４：０）がそのまま出力され、アドレス信号ＳＢＡＤ（１４：０）は、コマンド信号ＡＤＲＳＸがローレベルの場合には、データ信号ＥＤＩ（１４：０）が、コマンド信号ＡＤＲＳＸがハイレベルの場合には、次サイクルアドレスＩＡ１（１４：０）が、選択出力される。また、ライトイネーブル信号ＳＡＷＥは、ローレベルが出力されている。

入力セレクタ２２０では、セレクト信号ＩＳＥＬに応じて、アドレス信号ＳＡＡＤ（１４：０）、アドレス信号ＳＢＡＤ（１４：０）、データ信号ＳＡＤＡ（１５：０）、ライトイネーブル信号ＳＡＷＥ、インヒビット信号ＳＡＩＨ、クロック信号ＳＡＣＫ、インヒビット信号ＳＢＩＨ及びクロック信号ＳＢＣＫからなる群、及び、クロック同期バスＢＣのアドレス信号ＩＡＤ（１４：０）、アドレス信号ＩＡＤ（１４：０）、データ信号ＩＤＩ（１５：０）、ライトイネーブル信号ＩＷＥ、インヒビット信号ＩＩＨ、クロック信号ＩＣＫ、インヒビット信号ＩＩＨ及びクロック信号ＩＣＫからなる群のうちいずれかが選択出力される。具体的には、セレクト信号ＩＳＥＬがローレベルの場合は、上述の群のうち前者の群が選択出力され、セレクト信号ＩＳＥＬがハイレベルの場合は、後者の群が選択出力される。
また、セレクト信号ＩＳＥＬについては、実施例１と同様に排他制御における識別信号を利用しているため、説明を省略する。

２ポートＲＡＭ２３０は、アドレス、データ、制御信号からなる２組のポートを有する公知のＲＡＭである。各々のポートに対するアクセスは、独立して行うことができる。例えば、それぞれのポートにおいて、別々の周波数のクロックを用いることができるし、別々のアドレスにアクセスすることができる。
本実施例２の２ポートＲＡＭ２３０では、第１のポートはリードライトアクセスが可能とされ、第２のポートはリードアクセスのみ可能とされたものである。さらに、第１のポートに対して、アドレス信号ＡＡＤ（１４：０）、データ信号ＤＩ（１５：０）、ライトイネーブル信号ＡＷＥ、インヒビット信号ＡＩＨ及びクロック信号ＡＣＫが入力され、第２のポートに対して、アドレス信号ＢＡＤ（１４：０）、インヒビット信号ＢＩＨ及びクロック信号ＢＣＫが入力されている。また、第２のポートについては、データ信号ＢＤＯ（１５：０）が出力されている。
なお、本実施例２のデータバッファ回路２０では、リードライトアクセス可能なポートと、リードアクセスのみ可能なポートを有する２ポートＲＡＭ２３０を用いたが、必ずしも、このような２ポートＲＡＭを用いる必要はない。すなわち、データバッファ回路２０に用いられる２ポートＲＡＭは、少なくともリードアクセスが可能な一方のポートと、少なくともライトアクセスが可能な他方のポートとを有していればよい。

本実施例２のデータバッファ回路２０では、メインシステム２は、アドレス生成部１００、制御信号生成部２１０にクロック非同期バスＢＡを介して接続されている。一方、画像処理システム１Ａは、入力セレクタ２２０及び出力制御部１４０にクロック同期バスＢＣを介して接続されている。また、アドレス生成部１００で生成された現サイクルアドレスＩＡ（１４：０）及び次サイクルアドレスＩＡ１（１４：０）は、制御信号生成部２１０に出力されている。この制御信号生成部２１０で生成された各制御信号は、アドレス信号ＳＡＡＤ（１４：０），ＳＢＡＤ（１４：０）及びデータ信号ＳＡＤＡ（１５：０）と共に、入力セレクタ２２０の一方の入力群に入力されている。さらに、入力セレクタ２２０で選択された（第１のポートの）アドレス信号ＡＡＤ（１４：０）、（第２のポートの）アドレス信号ＢＡＤ（１４：０）、データ信号ＤＩ（１５：０）及び各制御信号は２ポートＲＡＭ２３０に入力される。またさらに、２ポートＲＡＭ２３０で出力されたデータ信号ＤＯ（１５：０）は、出力制御部１４０に入力されている。

次いで、制御信号生成部２１０について、図８を参照して詳細に説明する。制御信号生成部２１０は、アドレスデコーダ２０１と、１５ビット長のアドレスセレクタ２０２と、ＡＮＤゲート２０３とを含んでいる。
なお、この制御信号生成部２１０は、アドレスデコーダ２０１と、実施例１における制御信号生成部１１０と同様な回路構成を有するが、リードアクセス及びライトアクセスでアドレスを切替えるセレクタやライトイネーブル信号ＳＷＥを生成保持する部分を含まない点で異なっている。リードアクセス及びライトアクセスが各々のポートで個別に行われるため、アドレスの切り替えが不要となり、アドレスの切り替えに用いられるライトイネーブル信号ＳＷＥも不要となるからである。

アドレスデコーダ２０１では、チップセレクト信号ＣＳＸがイネーブル端子ＥＮに、アドレス信号ＳＡＡＤ（１４：０）がアドレス入力端子ＡＩＮにそれぞれ入力されてデコードされる。具体的には、チップセレクト信号ＣＳＸがローレベルかつアドレス信号ＳＡＡＤ（１４：０）がＲＡＭ領域内のアドレスの場合、出力端子ＯＵＴがローレベルとなる。すなわち、このデータバッファ回路２０がチップセレクト信号ＣＳＸにより選択され、アドレス信号ＳＡＡＤ（１４：０）がＲＡＭ領域内のアドレスの場合、インヒビット信号ＳＡＩＨにローレベルが出力される。

アドレスセレクタ２０２では、セレクト端子ＳＥＬに入力されたコマンド信号ＡＤＲＳＸに応じて、入力端子ＩＮ１に入力されたデータ信号ＥＤＩ（１５：０）の下位１５ビット及び入力端子ＩＮ２に入力された次サイクルアドレスＩＡ１（１４：０）のうちいずれかが選択出力される。具体的には、コマンド信号ＡＤＲＳＸが、ローレベルの場合にはデータ信号ＥＤＩ（１５：０）の下位１５ビットが出力され、ハイレベルの場合には次サイクルアドレスＩＡ１（１４：０）が出力される。

ＡＮＤゲート２０３では、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸが入力され、その論理積がクロック信号ＳＢＣＫに出力される。すなわち、クロック信号ＳＢＣＫにおけるローレベルの期間は、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸのローレベルの期間を併せたものとなる。また、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸにおいて活性期間はローレベルの期間であるため、活性期間における終端エッジは、立ち上りエッジとなる。また、クロック信号ＳＢＣＫの立ち上りエッジで２ポートＲＡＭ２３０は動作するから、クロック信号ＳＢＣＫの立ち上りエッジが、活性エッジとなる。つまり、立ち上りエッジを活性エッジとするクロック信号ＳＢＣＫは、ライト制御信号ＷＲＸ及びリード制御信号ＲＤＸの各々の活性期間の終端エッジを併せ持つ活性エッジを有している。

なお、データバッファ回路２０に対するアドレス初期化コマンドＣＭＡ（初期化指令）及びアドレスモニタコマンドＣＭＭ（モニタ指令）については、実施例１にかかるデータバッファ回路１０と同様に、コマンド信号ＡＤＲＳＸをローレベルとしたうえで、ライトアクセスを実行するとアドレス初期化コマンドＣＭＡが発行され、リードアクセスを実行するとアドレスモニタコマンドＣＭＭが発行される。詳細は、実施例１と同様であるため省略する。

次いで、データバッファ回路２０の動作波形について図９を参照して説明する。なお、画像処理システム１Ａからの２ポートＲＡＭ２３０に対するアクセスについては、同期式制御信号を用いた公知のアクセス方法と同様であるため、その説明を省略する。
図９に示された波形は、クロック信号ＢＣＫの立ち上り近傍を境界として区間Ｔ０〜Ｔ５に分割されている。このうち、区間Ｔ０〜Ｔ２は、リードアクセスの場合の動作波形であり、区間Ｔ３〜Ｔ５は、ライトアクセスの場合の動作波形である。

まず、リードアクセスの場合の動作波形について説明する。
区間Ｔ０において、データバッファ回路２０では、コマンド信号ＡＤＲＳＸ、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されてアドレス初期化コマンドＣＭＡが発行されると共に、データ信号ＥＤＩ（１４：０）にアドレスＲＡ０が入力される。このため、２ポートＲＡＭ２３０では、アドレス信号ＢＡＤ（１４：０）に、アドレスＲＡ０が入力される。さらに、クロック信号ＣＫの立ち上りエッジにおいて、アドレスＲＡ０に対応するデータＲＡ０Ｄのリードアクセスが開始される。
また、現サイクルアドレスＩＡ（１４：０）にＲＡＭ領域アドレスのアドレスＲＡ０が
セットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはアドレスＲＡ０の次サイクルアドレスであるアドレスＲＡ１が出力される。

区間Ｔ１において、データバッファ回路２０では、チップセレクト信号ＣＳＸ及びリード制御信号ＲＤＸにいずれもローレベルが入力される。このため、データバッファ回路２０では、区間Ｔ０でリードアクセスが開始されたデータＲＡ０Ｄが出力される。
また、コマンド信号ＡＤＲＳＸがハイレベルであるため、２ポートＲＡＭ２３０では、アドレス信号ＢＡＤ（１４：０）に、次サイクルアドレスＩＡ１（１４：０）の値、すなわち、アドレスＲＡ１が入力される。
さらに、クロック信号ＢＣＫの立ち上りエッジにおいて、アドレスＲＡ１に対応するデータＲＡ１Ｄのリードアクセスが開始される。さらに、現サイクルアドレスＩＡ（１４：０）にＲＡＭ領域アドレスのアドレスＲＡ１がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはＲＡ１の次のアドレスのＲＡ２が出力される。

区間Ｔ２において、チップセレクト信号ＣＳＸ及びリード制御信号ＲＤＸにいずれもローレベルが入力される。このため、データバッファ回路２０では、区間Ｔ１でリードアクセスが開始されたデータＲＡ１Ｄが出力される。
また、コマンド信号ＡＤＲＳＸがハイレベルであるため、２ポートＲＡＭ２３０では、アドレス信号ＢＡＤに、次サイクルアドレスＩＡ１（１４：０）の値、すなわち、アドレスＲＡ２が入力される。
また、クロック信号ＢＣＫの立ち上りエッジにおいて、アドレスＲＡ２に対応するデータＲＡ２Ｄのリードアクセスが開始される。さらに、現サイクルアドレスＩＡ（１４：０）にＲＡＭ領域アドレスのアドレスＲＡ２がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはＲＡ２の次のアドレスのＲＡ３が出力される。

次いで、ライトアクセスの場合の動作波形について説明する。
区間Ｔ３において、データバッファ回路２０では、コマンド信号ＡＤＲＳＸ、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されてアドレス初期化コマンドＣＭＡが発行されると共に、データ信号ＥＤＩ（１４：０）にアドレスＲＡ５が入力される。
これにより、現サイクルアドレスＩＡ（１４：０）に初期アドレスであるアドレスＲＡ５がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはアドレスＲＡ５の次サイクルアドレスであるＲＡ６が出力される。
なお、区間Ｔ２において、リードアクセスが開始されたＲＡ２Ｄは、２ポートＲＡＭ２３０から出力制御部１４０には出力されているが、出力制御部１４０からメインシステム２には出力されない。

区間Ｔ４において、データバッファ回路２０では、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されると共に、データ信号ＥＤＩ（１５：０）にデータＲＡ５Ｄが入力される。
また、２ポートＲＡＭ２３０のアドレス信号ＡＡＤ（１４：０）には、現サイクルアドレスＩＡ（１４：０）の値、すなわち、アドレスＲＡ５が入力される。
さらに、クロック信号ＡＣＫの立ち上りエッジにおいて、アドレスＲＡ５に対するデータＲＡ５Ｄのライトアクセスが行われる。さらに、現サイクルアドレスＩＡ（１４：０）にＲＡＭ領域アドレスのアドレスＲＡ６がセットされ、これに応じて次サイクルアドレスＩＡ１（１４：０）にはアドレスＲＡ６の次サイクルアドレスであるアドレスＲＡ７が出力される。

区間Ｔ５において、データバッファ回路２０では、チップセレクト信号ＣＳＸ及びライト制御信号ＷＲＸにいずれもローレベルが入力されると共に、データ信号ＥＤＩ（１５：０）にデータＲＡ６Ｄが入力される。
また、２ポートＲＡＭ２３０のアドレス信号ＡＡＤ（１４：０）には、現サイクルアドレスＩＡ（１４：０）の値、すなわち、アドレスＲＡ６が入力される。
さらに、クロック信号ＡＣＫの立ち上りエッジにおいて、アドレスＲＡ６に対するデータＲＡ６Ｄのライトアクセスが行われる。

本実施例２のデータバッファ回路２０では、リードアクセス及びライトアクセスにおいて、実施例１のデータバッファ回路１０で必要とされたライトイネーブル信号ＳＷＥの設定が不要である。このため、例えば、リードアクセスとライトアクセスとを交互に行う場合では、実施例１のデータバッファ回路１０に比べ、トータルのアクセス数を少なくすることができる。また、制御信号生成部２１０では、実施例１における現サイクルアドレスＩＡ（１４：０）と次サイクルアドレスＩＡ１（１４：０）とを選択する第１セレクタ１１３に相当する回路が省かれている。このため、データバッファ回路２０は、より簡易な回路で構成することができる。

次いで、第３の実施形態にかかるデータバッファ回路３０について、図１０〜図１１を参照して説明する。このデータバッファ回路３０は、クロック信号ＣＫに同期して動作する２ポートＲＡＭ２３０と、メインシステム２の制御信号を入力とし、クロック信号ＣＫに同期した制御信号を出力する制御信号生成部３００と、セレクト信号ＩＳＥＬに応じて、制御信号生成部３００で生成した制御信号及び画像処理システム１Ａからの制御信号を選択出力する入力セレクタ２２０とを含んでいる。さらに、このデータバッファ回路３０は、２ポートＲＡＭ２３０の出力を制御する出力制御部１４０とを含んでいる。
このうち出力制御部１４０、入力セレクタ２２０及び２ポートＲＡＭ２３０は、実施例２と同様の回路であるため、説明を省略する。

本実施例３のデータバッファ回路３０では、メインシステム２は、アドレス生成部１００、制御信号生成部３００にクロック非同期バスＢＡを介して接続されている。一方、画像処理システム１Ａは、入力セレクタ２２０及び出力制御部１４０にクロック同期バスＢＣを介して接続されている。制御信号生成部３００で生成された各制御信号は、アドレス信号ＳＡＡＤ（１４：０），ＳＢＡＤ（１４：０）及びデータ信号ＳＡＤＡ（１５：０）と共に、入力セレクタ２２０の一方の入力群に入力されている。さらに、入力セレクタ２２０で選択された第１のポートのアドレス信号ＡＡＤ（１４：０）及びデータ信号ＤＩ（１５：０）、第２のポートのアドレス信号ＢＡＤ（１４：０）並びに各制御信号は２ポートＲＡＭ２３０に入力される。またさらに、２ポートＲＡＭ２３０で出力されたデータ信号ＤＯ（１５：０）は、出力制御部１４０に出力されている。

制御信号生成部３００では、アドレス信号ＳＡＡＤ（１４：０）、データ信号ＳＡＤＡ（１５：０），ＳＢＡＤ（１４：０）、クロック信号ＳＡＣＫ，ＳＢＣＫ、ライトイネーブル信号ＳＡＷＥ及びインヒビット信号ＳＡＩＨ，ＳＢＩＨが出力される。
さらに、制御信号生成部３００について、図１１を参照して説明する。制御信号生成部３００は、実施例２と同様のアドレスデコーダ３０１と、インバータ３０２とを含んでいる。このうちアドレスデコーダ３０１では、チップセレクト信号ＣＳＸがイネーブル端子ＥＮに、アドレス信号ＳＡＡＤ（１４：０）がアドレス入力端子ＡＩＮにそれぞれ入力されてデコードされ、その出力がインヒビット信号ＳＡＩＨに出力されている。また、インバータ３０２では、リード制御信号ＲＤＸの反転信号がクロック信号ＳＢＣＫに出力されている。さらに、アドレス信号ＳＡＡＤ（１４：０），ＳＢＡＤ（１４：０）、データ信号ＳＡＤＡ（１５：０）及びインヒビット信号ＳＢＩＨは、それぞれ、メインシステム２からのアドレス信号ＥＡＤ（１４：０）、データ信号ＥＤＩ（１５：０）及びチップセレクト信号ＣＳＸのスルー出力とされている。また、ライトイネーブル信号ＳＡＷＥは、ローレベルが出力されている。

本実施例３のデータバッファ回路３０では、実施例１のデータバッファ回路１０や実施例２のデータバッファ回路２０のような特別な方法によらず、メインシステム２から２ポートＲＡＭ２３０にアクセスすることができる。すなわち、データバッファ回路３０では、メインシステム２からチップセレクト信号ＣＳＸ、リード制御信号ＲＤＸまたはライト制御信号ＷＲＸに応じて、データバッファ回路３０からライトイネーブル信号ＳＡＷＥ、クロック信号ＳＡＣＫ，ＳＢＣＫ、インヒビット信号ＳＡＩＨ，ＳＢＩＨが出力される。

リードアクセスでは、リード制御信号ＲＤＸの立ち下がりが、クロック信号ＳＢＣＫの立ち上がり（活性エッジ）となるようにされている。従って、リード制御信号ＲＤＸの立ち下がりの時点で、２ポートＲＡＭ２３０のデータ信号ＤＯ（１５：０）の出力が開始される。メインシステム２では、リード制御信号ＲＤＸの立ち上りでデータ信号ＤＯ（１５：０）のデータを取り込むため、問題なくリードアクセスが実行される。

なお、ライトアクセスは、実施例１のデータバッファ回路１０及び実施例２のデータバッファ回路２０と同様のタイミングで、クロック信号ＳＡＣＫが生成される。このため、ライト制御信号ＷＲＸの立ち上りにおいては、メインシステム２から出力されるデータＥＤＩ（１５：０）は確定している。このため、２ポートＲＡＭ２３０は、クロック信号ＳＡＣＫの立ち上りエッジ（終端エッジ）で、確定したデータを取り込むことが出来るため、問題はない。

本実施例３のデータバッファ回路３０は、実施例１のデータバッファ回路１０及び実施例２のデータバッファ回路２０に比して、アドレス生成部１００が省かれ、また、制御信号生成部３００も簡単な回路構成とすることができる。
また、実施例１のデータバッファ回路１０及び実施例２のデータバッファ回路２０では、アドレス初期化コマンドＣＭＡを発行して、ＲＡＭに対するアドレスを指定していたが、データバッファ回路３０では、直接２ポートＲＡＭ２３０のアドレスを指定することができる。このため、特に、リードアクセスとライトアクセスとを交互に実行する場合や、連続しないアドレスでアクセスを行う場合では、より少ないアクセスサイクル数でデータの転送を行うことができる。

なお、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
例えば、実施例１〜実施例３においては、ＭＯＳ型トランジスタを用いて構成するクロック生成回路及び遅延回路などについて説明したが、本発明はこれに限定されるものではなく、バイポーラトランジスタなどを用いて構成した各種回路にも同様に適用することができる。
また、実施例１〜実施例３においては、ライト制御信号やリード制御信号などの制御信号にローレベルを活性状態とする負論理の信号を用いた回路について説明したが、本発明はこれに限定されるものではなく、これらの制御信号にハイレベルを活性状態とする正論理の信号を用いた回路にも同様に適用することができる。
また、実施例１及び実施例２において、次アドレスは、現アドレスに対して１を加える演算により導出されているが、次アドレスを導出する手段は限定されるものではない。例えば、次アドレスを導出する手段として、現アドレスに対して２を加える、または、１を減ずるなど他の演算を用いてもよいし、あるいは、現アドレスに対する演算を用いないで、アドレスのアクセス順を定義したルックアップテーブルなどを用いてもよい。

ここで、本発明の技術思想により、背景技術における課題を解決するための手段を以下に列記する。
（付記１） クロック信号の活性エッジに同期して、データアクセスを行う同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、上記非同期式回路が出力する上記リード制御信号または上記ライト制御信号に応じて、上記同期式回路を制御するインターフェース回路であって、上記リード制御信号及び上記ライト制御信号における各々の活性期間の終端エッジを、上記活性エッジとした上記クロック信号を生成するクロック信号生成部と、上記同期式回路への連続するアクセスサイクルにおいて、上記非同期式回路からのアクセスに対応するアドレスである現サイクルアドレスと、上記現サイクルアドレスの次のアクセスサイクルのアドレスである次サイクルアドレスとを生成するアドレス生成部と、上記非同期式回路の指令に応じて、上記次サイクルアドレス及び上記現サイクルアドレスのうちいずれか一つを選択して上記同期式回路のアドレスとする第一アドレス選択部とを備え、上記第一アドレス選択部は、上記同期式回路に対するアクセスについて、上記ライトアクセスの場合には、上記現サイクルアドレスを選択出力し、上記リードアクセスの場合には、上記次サイクルアドレスを選択出力するインターフェース回路。
（付記２） 付記1に記載のインターフェース回路であって、前記アドレス生成部は、前
記現サイクルアドレスを入力とし、前記次サイクルアドレスの演算を行う次サイクルアドレス演算部と、前記非同期式回路からの初期化指令に応じて、上記次サイクルアドレスに代えて初期アドレスを選択出力する第二アドレス選択部と、前記同期式回路に対する前記ライトアクセスまたは前記リードアクセスに応じて、上記第二アドレス選択部の出力内容に更新し、その保持出力を上記現サイクルアドレスとするアドレス保持部とを含むインターフェース回路。
（付記３） 付記２に記載のインターフェース回路であって、前記第二アドレス選択部において、前記非同期式回路からの前記初期化指令は、上記非同期式回路から出力されるアドレス信号の少なくとも一部を含むインターフェース回路。
（付記４） 付記２に記載のインターフェース回路であって、前記第二アドレス選択部において、前記非同期式回路からの前記初期化指令は、上記非同期式回路から出力されるアドレス信号の少なくとも一部の信号及び前記ライト制御信号により構成されるインターフェース回路。
（付記５） 付記２に記載のインターフェース回路であって、前記第二アドレス選択部において、前記非同期式回路からの前記初期化指令が発令された場合に、上記非同期式回路からのデータ信号を前記初期アドレスとして取り込むインターフェース回路。
（付記６） 付記２に記載のインターフェース回路であって、前記アドレス生成部は、モニタ指令に応じて、前記アドレス保持部の更新を抑制するアドレス更新抑制部と、上記モニタ指令に応じて、前記現サイクルアドレスの出力制御を行う現アドレス出力制御部とを含むインターフェース回路。
（付記７） 付記６に記載のインターフェース回路であって、前記第二アドレス選択部において、前記非同期式回路からの前記初期化指令は、上記非同期式回路から出力されるアドレス信号の少なくとも一部を含むインターフェース回路。
（付記８） 付記６に記載のインターフェース回路であって、前記第二アドレス選択部において、前記非同期式回路からの前記初期化指令は、上記非同期式回路から出力されるアドレス信号の少なくとも一部及び前記リード制御信号により構成されるインターフェース回路。
（付記９） 付記１に記載のインターフェース回路であって、上記非同期式回路からのライト指令に応じて、前記同期式回路に対するライトイネーブル信号を生成するライトイネーブル信号生成部を含むインターフェース回路。
（付記１０） 同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、互いのデータ転送のバッファリングをおこなうデータバッファ回路であって、上記非同期式回路のリード制御信号及びライト制御信号を入力とし、上記リード制御信号及びライト制御信号に応じて
クロック信号を出力するインターフェース回路と上記同期式回路との間で同期してデータアクセスを行うと共に、上記インターフェース回路の出力するクロック信号に同期して上記非同期式回路との間でデータアクセスを行う同期式記憶回路と、を備え、上記インターフェース回路は、上記リード制御信号及び上記ライト制御信号における各々の活性期間の終端エッジを、活性エッジとした上記クロック信号を生成するクロック信号生成部と、上記同期式回路への連続するアクセスサイクルにおいて、上記非同期式回路からのアクセスに対応するアドレスである現サイクルアドレスと、上記現サイクルアドレスの次のアクセスサイクルのアドレスである次サイクルアドレスとを生成するアドレス生成部と、上記非同期式記憶回路の指令に応じて、上記次サイクルアドレス及び上記現サイクルアドレスアドレスのうちいずれか一つを選択し、上記同期式記憶回路のアドレスとする第一アドレス選択部とを含み、上記第一アドレス選択部は、同期式記憶回路に対するアクセスについて、上記ライトアクセスの場合には、上記現サイクルアドレスを選択出力し、上記リードアクセスの場合には、上記次サイクルアドレスを選択出力するデータバッファ回路。
（付記１１） 同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、互いのデータ転送のバッファリングをおこなうデータバッファ回路であって、上記非同期式回路のリード制御信号及びライト制御信号を入力とし、上記リード制御信号及びライト制御信号に応じてクロック信号を出力するインターフェース回路と上記同期式回路との間で同期してデータアクセスを行うと共に、上記インターフェース回路の出力するクロック信号に同期して上記非同期式回路との間でデータアクセスを行う同期式記憶回路と、を備え、上記同期式記憶回路は、ライトアクセスに用いるライトアドレス入力及びリードアクセスに用いるリードアドレス入力を別個に備える同期式デュアルポート記憶回路であり、上記インターフェース回路は、上記リード制御信号及び上記ライト制御信号における各々の活性期間の終端エッジを、上記活性エッジとした上記クロック信号を生成するクロック信号生成部と、上記同期式回路への連続するアクセスサイクルにおいて、上記非同期式回路からのアクセスに対応するアドレスである現サイクルアドレスと、上記現サイクルアドレスの次のアクセスサイクルのアドレスである次サイクルアドレスとを生成するアドレス生成部とを含み、上記同期式デュアルポート記憶回路において、上記ライトアドレス入力には、上記現サイクルアドレスが入力され、上記リードアドレス入力には、上記次サイクルアドレスが入力されたデータバッファ回路。
（付記１２） 同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、互いのデータ転送のバッファリングをおこなうデータバッファ回路であって、上記非同期式回路のリード制御信号及びライト制御信号を入力とし、上記リード制御信号及びライト制御信号に応じてクロック信号を出力するインターフェース回路と上記同期式回路との間で同期してデータアクセスを行うと共に、上記インターフェース回路の出力するクロック信号に同期して上記非同期式回路との間でデータアクセスを行う同期式記憶回路と、を備え、上記同期式記憶回路は、その活性エッジでライトアクセスが行われるライトクロック信号と、その活性エッジでリードアクセスが行われるリードクロック信号とをそれぞれ個別に入力する同期式デュアルポート記憶回路であり、上記インターフェース回路は、上記同期式デュアルポート記憶回路において、上記ライトクロック信号の活性エッジの時点は、前記非同期回路の前記ライト制御信号が、活性状態から非活性状態に遷移する時点と一致してなり、上記リードクロック信号の活性エッジの時点は、前記非同期回路の前記リード制御信号が、非活性状態から活性状態に遷移する時点と一致してなる形態に上記ライトクロック信号及び上記リードクロック信号を生成するデータバッファ回路。
（付記１３） クロック信号の活性エッジに同期して、データアクセスを行う同期式回路と、リード制御信号またはライト制御信号の活性期間で、リードアクセスまたはライトアクセスを行う非同期式回路との間に介在し、上記非同期式回路が出力する上記リード制御信号または上記ライト制御信号に応じて、上記同期式回路を制御するインターフェース回路の制御方法であって、上記リード制御信号及び上記ライト制御信号における各々の活性
期間の終端エッジを、上記活性エッジとした上記クロック信号を生成するステップと、上記同期式回路への連続するアクセスサイクルにおいて、上記非同期式回路からのアクセスに対応するアドレスである現サイクルアドレスと、上記現サイクルアドレスの次のアクセスサイクルのアドレスである次サイクルアドレスとを生成するステップと、上記非同期式回路の指令に応じて、上記次サイクルアドレス及び上記現サイクルアドレスのうちいずれか一つを選択して上記同期式回路のアドレスとするステップとを備え、上記同期式回路のアドレスを選択するステップは、同期式回路に対するアクセスについて、上記ライトアクセスの場合には、上記現サイクルアドレスを選択出力し、上記リードアクセスの場合には、上記次サイクルアドレスを選択出力するインターフェース回路の制御方法。
（付記１４） 付記１３に記載のインターフェース回路の制御方法であって、前記現サイクルアドレス及び次サイクルアドレスを生成するステップは、前記現サイクルアドレスを入力とし、前記次サイクルアドレスの演算を行うステップと、前記非同期式回路からの指令に応じて、上記次サイクルアドレス及び初期アドレスのうちいずれか一つを選択して更新アドレスとするステップと、前記ライトアクセスまたは前記リードアクセスに応じて、上記更新アドレスに更新し、その保持出力を上記現サイクルアドレスとするステップとを含むインターフェース回路の制御方法。
（付記１５） 付記１４に記載のインターフェース回路の制御方法であって、前記更新アドレスを選択するステップにおいて、前記非同期式回路からの指令の手段は、上記非同期式回路から出力されるアドレス信号の少なくとも一部を用いた信号であるインターフェース回路の制御方法。
（付記１６） 付記１４に記載のインターフェース回路の制御方法であって、前記更新アドレスを選択するステップにおいて、前記非同期式回路からの指令が発令された場合に、上記非同期式回路からのデータ信号を前記初期アドレスとしたインターフェース回路。インターフェース回路の制御方法。
（付記１７） 付記１４に記載のインターフェース回路の制御方法であって、前記更新アドレスを選択するステップにおいて、前記非同期式回路からの指令が発令された場合に、前記リードアクセスのときは、前記現サイクルアドレスの内容を上記非同期式回路のデータ信号に出力し、前記アドレス保持部は、上記現サイクルアドレスを引き続き保持する、インターフェース回路の制御方法。
（付記１８） 付記１４に記載のインターフェース回路の制御方法であって、上記非同期式回路からの指令に応じて、前記同期式回路のライトイネーブル信号を生成するステップを含むインターフェース回路の制御方法。

第１〜第３の実施形態にかかるシステム全体図である。 第１の実施形態にかかる回路図である。 サイクルアドレス生成部の回路図である。 制御信号生成部の回路図である。 アドレス配置の説明図である。 第１の実施形態にかかる動作波形図である。 第２の実施形態にかかる回路図である。 制御信号生成部の回路図である。 第２の実施形態にかかる動作波形図である。 第３の実施形態にかかる回路図である。 制御信号生成部の回路図である。

符号の説明

１ 画像入出力システム
１０、２０、３０ データバッファ回路
１１ 画像処理回路（同期式回路）
１３ システムホスト（非同期式回路）
１５ インターフェース回路
１００ アドレス生成部
１０１ ２入力セレクタ（第二アドレス選択部）
１０２ ＯＲゲート（アドレス更新抑制部）
１０５ インクリメンタ（次サイクルアドレス演算部）
１１０ 制御信号生成部
１１３ 第１セレクタ（第一アドレス選択部）
１１４ 第２セレクタ
１２０ 入力セレクタ
１３０ １ポートＲＡＭ（非同期式記憶回路）
１４０ 出力制御部
１５０ 出力セレクタ
２０１ アドレスデコーダ
２０２ アドレスセレクタ
２１０ 制御信号生成部
２３０ ２ポートＲＡＭ
３００ 制御信号生成部
３１０ 出力制御部
ＣＫ クロック信号
ＡＤＲＳＸ コマンド信号
ＩＡ 現サイクルアドレス
ＩＡ１ 次サイクルアドレス
ＲＤＸ リード制御信号
ＷＲＸ ライト制御信号