JP2010146084A - キャッシュメモリ制御部を備えるデータ処理装置 - Google Patents
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Abstract
【解決手段】処理対象のデータがキャッシュメモリCMに存在するかどうかを判定するキャッシュヒット・ミス判定部20と、キャッシュヒットの場合にキャッシュメモリCMから処理対象のデータを読み出し、キャッシュミスの場合に、上位メモリコントローラ120から出力される処理対象のデータをキャッシュメモリCMへ書き出すとともに、データ要求元へ出力するキャッシュメモリ読出し書込み部40との間に、キャッシュヒット/ミスの判定結果とブロック内読出位置情報とを先入れ先出しで格納するFIFOメモリ30を介挿する。
【選択図】図1
Description
図1は、本発明の第1の実施の形態によるデータ処理装置の概略構成を示すブロック図である。本実施形態の特徴点の一つは、ヒット・ミス判定部20とキャッシュメモリ読出し書込み部40との間に設けられてヒット・ミス判定部20の判定結果を格納するFIFOメモリ30をキャッシュメモリ制御部1が含み、これにより、キャッシュミス時に、メインメモリ等の上位メモリからのレスポンス待ちに依存することなく後続する処理を継続して実行できるようにした点にある。以下、より詳細に説明する。
図5は、本発明の第2の実施の形態によるデータ処理装置の概略構成を示すブロック図である。図1との対比により明らかなように、図5に示すデータ処理装置の特徴は、ヒット・ミス判定部20に接続されてキャッシュミス時のリードコマンドを格納するコマンドバッファ60をキャッシュメモリ制御部3がさらに含む点にある。本実施形態のデータ処理装置のその他の構成は、図1に示すデータ処理装置と実質的に同一である。
図6は、本発明の第3の実施の形態によるデータ処理装置の概略構成を示すブロック図である。図1との対比により明らかなように、図6に示すデータ処理装置の特徴は、キャッシュメモリ読出し書込み部40に接続されてキャッシュミス時のリードデータを格納するリードデータバッファ70をキャッシュメモリ制御部5がさらに含む点にある。本実施形態のデータ処理装置のその他の構成は、図1に示すデータ処理装置と実質的に同一である。
図7は、本発明の第4の実施の形態によるデータ処理装置の概略構成を示すブロック図である。図1との対比により明らかなように、図7に示すデータ処理装置の特徴は、キャッシュメモリ読出し書込み部40に接続されてキャッシュメモリ読出し書込み部40が出力するリードデータを格納する出力データバッファ80をキャッシュメモリ制御部7がさらに含む点にある。本実施形態のデータ処理装置のその他の構成は、図1に示すデータ処理装置と実質的に同一である。
図8は、本発明の第5の実施の形態によるデータ処理装置の概略構成を示すブロック図である。図5に示すデータ処理装置の特徴は、図1に示す構成に加え、上述した第2乃至第4の実施の形態の特徴点であるコマンドバッファ60、リードデータバッファ70および出力データバッファ80をキャッシュメモリ制御部9が全て含む点にある。これにより、上述したように、キャッシュヒットおよびキャッシュミスが偏って頻発した場合や、メモリバスとコマンド・データバスとの間で処理速度が異なる場合でも、スループットの高いデータ処理を実現することができる。
以上、本発明の実施の形態について説明したが、本発明は上記形態に限るものでは決してなく、その技術的範囲内で種々変更して実施できることは勿論である。例えば、上述した第2乃至第5の実施の形態では、図1に示すデータ処理装置の構成に加えてコマンドバッファ60、リードデータバッファ70および出力データバッファ80のいずれか、または全てを備えている場合を取り上げて説明したが、本発明がこれらの形態に限定されるものでは決してなく、コマンドバッファ60、リードデータバッファ70および出力データバッファ80のいずれか2つをさらに備える形態など、他の組合せも勿論採用可能である。
20:ヒット・ミス判定部
30:FIFOメモリ
40:キャッシュメモリ読出し書込み部
60:コマンドバッファ
70:リードデータバッファ
80:出力データバッファ
CM:キャッシュメモリ
num:バースト転送数
Claims (5)
- キャッシュメモリと、データ処理部と、上位メモリ制御部と、前記キャッシュメモリ、前記データ処理部および前記上位メモリ制御部に接続されたキャッシュメモリ制御部と、を備えるデータ処理装置において、
前記キャッシュメモリ制御部は、
前記データ処理部からのデータ処理の要求を受けて処理対象のデータが前記キャッシュメモリに存在するかどうかを判定し、キャッシュヒット・ミス判定結果とそのブロック内読出位置情報とを出力するとともに、処理対象のデータが前記キャッシュメモリに存在しないと判定した場合には、前記上位メモリ制御部が上位メモリから処理対象のデータを読み出すための読出コマンドを、前記上位メモリ制御部に出力するキャッシュヒット・ミス判定部と、
前記キャッシュヒット・ミス判定結果と前記ブロック内読出位置情報とを先入れ先出しで格納するFIFO(First In First Out)記憶部と、
前記FIFO記憶部から前記キャッシュヒット・ミス判定結果および前記ブロック内読出位置情報を読み出して前記キャッシュメモリから処理対象のデータを読み出し、または、前記上位メモリ制御部から出力される処理対象のデータを前記キャッシュメモリへ書き込むとともに、処理対象のデータを出力するキャッシュメモリ読出し書込み部と、
を含み、
前記キャッシュヒット・ミス判定部は、キャッシュミスが発生した場合に、前記上位メモリ制御部からのレスポンスに先行して前記読出コマンドを生成する、ことを特徴とするデータ処理装置。 - 前記FIFO記憶部は、バースト転送のための読出データ数をさらに格納することを特徴とする請求項1に記載のデータ処理装置。
- 前記キャッシュヒット・ミス判定部から出力される前記読出コマンドを格納する第1のバッファをさらに備えることを特徴とする請求項1または2に記載のデータ処理装置。
- 前記上位メモリから読み出され前記上位メモリ制御部から出力された処理対象のデータを格納する第2のバッファをさらに備えることを特徴とする請求項1乃至3のいずれかに記載のデータ処理装置。
- 前記キャッシュメモリ読出し書込み部に接続され、前記キャッシュメモリ読出し書込み部から出力される処理対象データを格納する第3のバッファをさらに備えることを特徴とする請求項1乃至4のいずれかに記載のデータ処理装置。
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