JP2001229115A - Ａｔａｐｉコマンド処理方式 - Google Patents

Ａｔａｐｉコマンド処理方式

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JP2001229115A
JP2001229115A JP2000040067A JP2000040067A JP2001229115A JP 2001229115 A JP2001229115 A JP 2001229115A JP 2000040067 A JP2000040067 A JP 2000040067A JP 2000040067 A JP2000040067 A JP 2000040067A JP 2001229115 A JP2001229115 A JP 2001229115A
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Yoko Kimura
容子 木村
Yasushi Ueda
泰志 上田
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 【課題】 ＡＴＡＰＩプロトコルを制御する装置におい
て，ＣＰＵの割り込み処理の短縮を図り，システムの安
定度が増した装置を提供する。 【解決手段】 ホストコンピュータからＡＴＡバス２を
介して受信する共有レジスタ格納領域（コマンドパケッ
トを保持するデータＦＩＦＯ７１２を含む）と，ＣＰＵ
７２のＲＡＭとして使用可能なバッファメモリ７１２を
具備するＬＳＩ７１２のコマンド受信時において，ＣＰ
Ｕ７２から指定されたバッファメモリ７１２の格納先ア
ドレスに，ＣＰＵ７２からデータの格納許可を与えられ
ている場合に，共有レジスタ値（コマンドパケット値を
含む）を格納する構成とした。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は，ＡＴＡＰＩ（AT A
ttachment Packet Interface）プロトコルを制御するＬ
ＳＩのコマンド受信方式に関し，特に，ＣＰＵの処理時
間を短縮するＡＴＡＰＩコマンド処理方式に関するもの
である。
【０００２】
【従来の技術】ＡＴＡＰＩは，ホストコンピュータと内
蔵用ハードディスクとのインタフェースのＡＴＡ規格を
マルチメディア装置用に拡張した規格であり，その詳細
については，Ｘ３Ｔ１３委員会で決められている。
【０００３】まず、構成について説明する。図５は，Ａ
ＴＡバスによって接続された装置のシステムを示してい
る。１台のホストコンピュータ１に対して，装置３〜６
の計４台がＡＴＡバス２を介して接続可能である。
【０００４】前記装置３〜６は，ＡＴＡ規格をサポート
する装置，あるいは，ＡＴＡＰＩ規格をサポートする装
置であり，内部に，ＡＴＡ或いはＡＴＡＰＩプロトコル
を制御するためのＬＳＩと，ホストコンピュータ１から
受信したコマンドを解読して，それに応じた処理を実行
するＣＰＵとを具備している。
【０００５】図６には，ＡＴＡバス２を介してアクセス
する従来の装置３の構成とコマンドデータの流れを示し
ている。図６において，装置３は，ＡＴＡバス２を介し
てＡＴＡＰＩプロトコルを制御するＬＳＩ３１と，装置
３の制御を行うＣＰＵ３２と，ＣＰＵ３２がアクセスす
るＲＡＭ３３を具備している。
【０００６】ＡＴＡＰＩプロトコル制御ＬＳＩ３１は，
ホストコンピュータ１とアクセスするための共有レジス
タ格納領域３１１と，ＣＰＵ３２のＲＡＭとして使用可
能なバッファメモリ３１２とを具備する。
【０００７】共有レジスタ格納領域３１１には，ＡＴＡ
ＰＩ規定のコマンドレジスタ３１１１，ホストコンピュ
ータから共有レジスタのデータレジスタに発行されたコ
マンドパケットやアクセスデータを一時格納するデータ
ＦＩＦＯ（First in First out）３１１２，その他の共
有レジスタ３１１３，を格納している。
【０００８】以下、動作について説明する。ホストコン
ピュータ１は，セレクトした装置３に対して，ＡＴＡバ
ス２を通じて，共有レジスタのコマンドレジスタにアク
セスし，コマンドを発行する。
【０００９】前記共有レジスタは，ＡＴＡ或いはＡＴＡ
ＰＩ規格に規定されているＡＴＡバス２を介してホスト
コンピュータ１がアクセスするレジスタである。
【００１０】更に，ＡＴＡＰＩ規格をサポートする装置
３の場合には，ホストコンピュータ１は，セレクトした
装置３に対して，ＡＴＡバス２を通じて，共有レジスタ
のコマンドレジスタとデータレジスタにアクセスし，１
バイトのコマンドとコマンドの束（以下コマンドパケッ
ト）を送信する。前記コマンドパケットは，ＡＴＡ規格
からの拡張機能であり，ホストコンピュータ１を起動す
る際に，装置３とのコマンド（IDENTIFY PACKET DEVICE
コマンド）のやり取りで設定された複数バイトのコマ
ンドデータである。
【００１１】ＡＴＡバス２を介してホストコンピュータ
１からコマンドが発行される場合，ＡＴＡＰＩプロトコ
ル制御ＬＳＩ３１は，ホストコンピュータ１がアクセス
した共有レジスタのコマンドレジスタの値を共有レジス
タ格納領域３１１のコマンドレジスタ３１１１へ，ホス
トコンピュータ１がアクセスしたコマンドパケットを共
有レジスタ格納領域３１１のデータＦＩＦＯ３１１２
へ，ホストコンピュータ１がアクセスしたその他の共有
レジスタの値を共有レジスタ格納領域３１１のその他の
共有レジスタ３１１３に格納し，ＣＰＵ３２に対して割
り込みを出す。
【００１２】ＣＰＵ３２は，割り込み処理ルーチンの中
でＬＳＩ３１のコマンドレジスタ３１１１やデータＦＩ
ＦＯ３１１２やその他の共有レジスタ３１１３にアクセ
スし，ＲＡＭ３３に格納する。ＣＰＵ３２は，割り込み
処理ルーチンを抜けてコマンド処理ルーチンの中でＲＡ
Ｍ３３から前記格納した共有レジスタの値を取り出し，
コマンド処理を実行する。
【００１３】
【発明が解決しようとする課題】このように，従来の装
置３においては，コマンド受信時に，ＣＰＵ３２は，Ｌ
ＳＩ３１からの割り込みを認識し，ＣＰＵ３２の割り込
み処理ルーチンの中でＬＳＩ３１の共有レジスタ格納領
域３１１にアクセスし，ＲＡＭ３３に共有レジスタの値
を格納していた。
【００１４】しかしながら，上記の従来の構成では，Ｃ
ＰＵ３２の割り込み処理ルーチンにおいて，ＡＴＡＰＩ
プロトコル制御ＬＳＩ３１が保持している共有レジスタ
の値やコマンドパケットの値をＣＰＵ３２が取り込むこ
とに時間が費やされ，ＣＰＵ３２の他処理への対応が遅
れるという問題点を有していた。
【００１５】また，ＣＰＵ３２が取り込んでいる最中
に，ホストコンピュータ１からの次のコマンドやコマン
ドパケットをＬＳＩ３１が受信した場合，前の共有レジ
スタの値やコマンドパケットの値が壊される可能性が有
った。
【００１６】
【課題を解決するための手段】前記課題を解決するため
に，本発明の請求項１に係るＡＴＡＰＩコマンド処理方
式は、ホストコンピュータからＡＴＡバスを介してＡＴ
ＡＰＩ規定の共有レジスタのデータレジスタに書き込ま
れるコマンドパケットを保持するためのデータＦＩＦＯ
と，装置内の制御を行うＣＰＵのＲＡＭとして使用可能
なバッファメモリを具備するＡＴＡＰＩコマンド処理方
式において，前記ＣＰＵからデータの格納許可を与えら
れている場合に，前記ＣＰＵから指定された前記バッフ
ァメモリの格納先アドレスに，前記共有レジスタの値を
格納するようにしたものである。
【００１７】また、本発明の請求項２に係るＡＴＡＰＩ
コマンド処理方式は、ホストコンピュータからＡＴＡバ
スを介してＡＴＡＰＩ規定の共有レジスタのデータレジ
スタに書き込まれるコマンドパケットを保持するための
データＦＩＦＯと，装置内の制御を行うＣＰＵのＲＡＭ
として使用可能なバッファメモリを具備するＡＴＡＰＩ
コマンド処理方式において，前記ＣＰＵから設定される
データの格納許可の有無によって，前記ＣＰＵから指定
された前記バッファメモリの格納先アドレスを変更し，
前記共有レジスタの値を格納するようにしたものであ
る。
【００１８】また、本発明の請求項３に係るＡＴＡＰＩ
コマンド処理方式は、ホストコンピュータからＡＴＡバ
スを介してＡＴＡＰＩ規定の共有レジスタのデータレジ
スタに書き込まれるコマンドパケットを保持するための
データＦＩＦＯと，装置内の制御を行うＣＰＵのＲＡＭ
として使用可能なバッファメモリを具備するＡＴＡＰＩ
コマンド処理方式において，前記ＣＰＵからデータの格
納許可を与えられている場合に，前記ＣＰＵから偶数値
に指定された前記バッファメモリの格納先アドレスに，
前記共有レジスタのコマンドレジスタ値，前記コマンド
パケットの値，その他の前記共有レジスタの値を，これ
らの順に格納するようにしたものである。
【００１９】
【発明の実施の形態】（実施の形態１）以下に，本発明
の請求項１に記載された発明の実施の形態について，図
１及び図２を用いて説明する。まず、構成について説明
する。図１は，コマンド処理方式において使用する装置
の構成とコマンドの流れを示すものである。図１におい
て，ＡＴＡバス２を介してＡＴＡＰＩプロトコルを制御
するＬＳＩ７１と，装置７の制御を行うＣＰＵ７２と，
ＣＰＵ７２がアクセスするＲＡＭ７３を具備している。
【００２０】ＡＴＡＰＩプロトコル制御ＬＳＩ７１は，
ホストコンピュータ１とアクセスするための共有レジス
タ格納領域７１１と，ＣＰＵ７２のＲＡＭとして使用可
能なバッファメモリ７１２を具備する。
【００２１】共有レジスタ格納領域７１１には，共有レ
ジスタのコマンドレジスタを格納するコマンドレジスタ
７１１１，ホストコンピュータ１から発行されたコマン
ドパケットを格納するデータＦＩＦＯ７１１２，その他
の共有レジスタを格納するその他の共有レジスタ７１１
３が存在する。
【００２２】図２は，本発明の実施の形態１におけるＬ
ＳＩ７１内部のバッファメモリ７１２内の共有レジスタ
やコマンドパケットの格納構成を示すものである。図２
において，ＣＰＵ７２が指定した格納先アドレスＡに
は，共有レジスタ値（コマンドパケット値を含む）を格
納している。
【００２３】次に、動作について説明する。ＡＴＡバス
２を介してホストコンピュータ１から送信されたコマン
ドを受信した場合，ＡＴＡＰＩプロトコル制御ＬＳＩ７
１は，ホストコンピュータ１が送信したコマンドレジス
タ値を共有レジスタ格納領域７１１のコマンドレジスタ
７１１１へ，ホストコンピュータ１が送信したコマンド
パケット値を共有レジスタ格納領域７１１のデータＦＩ
ＦＯ７１１２へ，ホストコンピュータ１が送信したその
他の共有レジスタ値を共有レジスタ格納領域７１１のそ
の他の共有レジスタ７１１３へ格納する。
【００２４】更に，ＣＰＵ７２からデータの格納許可を
与えられている場合は，ＡＴＡＰＩプロトコル制御ＬＳ
Ｉ７１は，バッファメモリ７１２のＣＰＵ７２が指定し
た格納先アドレスＡに共有レジスタの値（コマンドパケ
ット値を含む）を格納し，ＣＰＵ７２に対し割り込みを
出し，データの格納許可を取り消す。
【００２５】ＣＰＵ７２は，割り込み処理ルーチンから
コマンド処理ルーチンへ移行する。コマンド処理ルーチ
ンの中でバッファメモリ７１２のアドレスＡから共有レ
ジスタの値（コマンドパケット値を含む）を取り出した
後，コマンド処理を実行する。
【００２６】前述のデータの格納許可を与えられていな
い場合に，ホストコンピュータ１からコマンドが発行さ
れると，ＡＴＡＰＩプロトコル制御ＬＳＩ７１は，ホス
トコンピュータ１が送信したコマンドレジスタ値を共有
レジスタ格納領域７１１のコマンドレジスタ７１１１
へ，ホストコンピュータ１が送信したコマンドパケット
値を共有レジスタ格納領域７１１のデータＦＩＦＯ７１
１２へ，ホストコンピュータ１が送信したその他の共有
レジスタ値を共有レジスタ格納領域７１１のその他の共
有レジスタ７１１３へ格納し，ＣＰＵ７２に対し割り込
みを出す。
【００２７】このように，本実施の形態１によるＡＴＡ
ＰＩコマンド処理方式によれば，ＣＰＵからデータの格
納許可を与えられている場合に，ＣＰＵから指定された
バッファメモリの格納先アドレスに，共有レジスタの値
を格納するようにしたものである。
【００２８】即ち，ＬＳＩ７１が１度共有レジスタの値
（コマンドパケット値を含む）をバッファメモリ７１２
に取り込んでから，ＣＰＵ７２がコマンド処理を行って
いる間は，データの格納許可は取り消されている状態に
あり，この間に，ホストコンピュータ１からコマンドが
発行された場合には，ＬＳＩ７１の共有レジスタ格納領
域７１１内のコマンドレジスタ７１１１やデータＦＩＦ
Ｏ７１１２，その他の共有レジスタ７１１３に値を一時
格納する事となる。
【００２９】ホストコンピュータ１から発行されたコマ
ンドにおいて，最初のコマンドはバッファメモリ７１２
に格納され，ホストコンピュータ１によって上書きされ
た最後のコマンドは，ＬＳＩ７１の共有レジスタ格納領
域７１１に格納されていることになる。
【００３０】従って，最初のコマンドに対し，ＣＰＵ７
２の割り込み処理ルーチンにおける共有レジスタの値
（コマンドパケットの値を含む）の取り込み時間が省か
れ，ＣＰＵ７２全体の処理時間の短縮につながる。ま
た，ＣＰＵ７２の介在無しに，ＬＳＩ７１がホストコン
ピュータ１によって上書きされたコマンドを保持するこ
とができる。更に，コマンドを格納するバッファメモリ
７１２のアドレスを1つとする事から，格納アドレスの
管理を省き，格納サイズを最小限に抑えることができ
る。
【００３１】（実施の形態２）次に，本発明の請求項２
に記載された発明の実施の形態について，図１，図３を
用いて説明する。なお，前述した実施の形態と同じ構成
については同じ符号を用い，説明を省略する。
【００３２】本実施の形態２によるＡＴＡＰＩプロトコ
ル制御用ＬＳＩのコマンド処理方式は，ＣＰＵから設定
されるデータの格納許可の有無によって，ＣＰＵから指
定されたバッファメモリの格納先アドレスを変更し，共
有レジスタの値（コマンドパケットの値も含む）を格納
するようにしたものである。
【００３３】まず、構成について説明する。図３は，本
実施の形態２におけるＬＳＩ７１内部のバッファメモリ
７１２内の共有レジスタやコマンドパケットの格納構成
を示すものである。ＣＰＵ７２が指定した格納先アドレ
スＢ，Ｃには，共有レジスタ値（コマンドパケットの値
を含む）を格納している。
【００３４】次に、動作について説明する。ＡＴＡバス
２を介してホストコンピュータ１から送信されたコマン
ドを受信した場合，ＡＴＡＰＩプロトコル制御ＬＳＩ７
１は，ホストコンピュータ１が送信したコマンドレジス
タ値を共有レジスタ格納領域７１１のコマンドレジスタ
７１１１へ，ホストコンピュータ１が送信したコマンド
パケット値を共有レジスタ格納領域７１１のデータＦＩ
ＦＯ７１１２へ，ホストコンピュータ１が送信したその
他の共有レジスタ値を共有レジスタ格納領域７１１のそ
の他の共有レジスタ７１１３へ格納する。
【００３５】更に，ＣＰＵ７２からデータの格納許可を
与えられている場合は，ＡＴＡＰＩプロトコル制御ＬＳ
Ｉ７１は，バッファメモリ７１２のＣＰＵ７２が指定し
た格納先アドレスＢに共有レジスタの値（コマンドパケ
ット値を含む）を格納し，ＣＰＵ７２に対し割り込みを
出し，データの格納許可を取り消す。
【００３６】ＣＰＵ７２は，割り込み処理ルーチンから
コマンド処理ルーチンへ移行する。コマンド処理ルーチ
ンの中でバッファメモリ７１２のアドレスＢから共有レ
ジスタの値（コマンドパケット値を含む）を取り出した
後，コマンド処理を実行する。
【００３７】前述のデータの格納許可を与えられていな
い場合に，ホストコンピュータ１からコマンドが発行さ
れると，ＡＴＡＰＩプロトコル制御ＬＳＩ７１は，バッ
ファメモリ７１２のＣＰＵ７２が指定した格納先アドレ
スＣに共有レジスタの値（コマンドパケット値を含む）
を格納し，ＣＰＵ７２に対し割り込みを出す。
【００３８】このように、本実施の形態２によるＡＴＡ
ＰＩコマンド処理方式によれば，ＣＰＵから設定される
データの格納許可の有無によって，ＣＰＵから指定され
たバッファメモリの格納先アドレスを変更し，共有レジ
スタの値を格納するようにしたものである。
【００３９】即ち，ＬＳＩ７１が１度共有レジスタの値
（コマンドパケット値を含む）をバッファメモリ７１２
に取り込んでから，ＣＰＵ７２がコマンド処理を行って
いる間は，データの格納許可は取り消されている状態に
あり，この間に，ホストコンピュータ１からコマンドが
発行された場合には，バッファメモリ７１２のＣＰＵ７
２が指定した格納先アドレスＣに共有レジスタの値（コ
マンドパケット値を含む）を格納する事となる。ホスト
コンピュータ１から発行されたコマンドにおいて，最初
のコマンドは，バッファメモリ７１２のアドレスＢに格
納され，ホストコンピュータ１によって上書きされた最
後のコマンドは，バッファメモリ７１２のアドレスＣに
格納されていることになる。
【００４０】従って，任意のコマンドに対し，ＣＰＵ７
２の割り込み処理ルーチンにおける共有レジスタの値
（コマンドパケットの値を含む）の取り込み時間が省か
れ，ＣＰＵ７２全体の処理時間の短縮につながる。ま
た，ＣＰＵ７２の介在無しに，ＬＳＩ７１がホストコン
ピュータ１によって上書きされたコマンドを保持するこ
とができる。
【００４１】（実施の形態３）次に，本発明の請求項３
に記載された発明の実施の形態について，図１，図４を
用いて説明する。なお，前述した実施の形態と同じ構成
については同じ符号を用い，説明を省略する。本実施の
形態３に係るＡＴＡＰＩプロトコル制御用ＬＳＩのコマ
ンド処理方式は，ＣＰＵからデータの格納許可を与えら
れている場合に，ＣＰＵから偶数値に指定されたバッフ
ァメモリの格納先アドレスに，共有レジスタのコマンド
レジスタ値，コマンドパケットの値，その他の共有レジ
スタの値，の順に格納するようにしたものである。
【００４２】まず、構成について説明する。図４は，本
実施の形態３におけるＬＳＩ７１内部のバッファメモリ
７１２内の共有レジスタやコマンドパケットの格納構成
を示すものである。ＣＰＵ７２が指定した格納先アドレ
スＤには，共有レジスタ値（コマンドパケットの値を含
む）を格納している。
【００４３】次に、動作について説明する。ＡＴＡバス
２を介してホストコンピュータ１から送信されたコマン
ドを受信した場合，ＡＴＡＰＩプロトコル制御ＬＳＩ７
１は，ホストコンピュータ１が送信したコマンドレジス
タ値を共有レジスタ格納領域７１１のコマンドレジスタ
７１１１へ，ホストコンピュータ１が送信したコマンド
パケット値を共有レジスタ格納領域７１１のデータＦＩ
ＦＯ７１１２へ，ホストコンピュータ１が送信したその
他の共有レジスタ値を共有レジスタ格納領域７１１のそ
の他の共有レジスタ７１１３へ格納する。
【００４４】更に，ＣＰＵ７２からデータの格納許可を
与えられている場合は，ＡＴＡＰＩプロトコル制御ＬＳ
Ｉ７１は，バッファメモリ７１２のＣＰＵ７２が指定し
た格納先アドレスＤから，コマンドレジスタ値，コマン
ドパケット値，その他の共有レジスタの値を順に格納
し，ＣＰＵ７２に対し割り込みを出し，データの格納許
可を取り消す。
【００４５】ＣＰＵ７２は，割り込み処理ルーチンから
コマンド処理ルーチンへ移行する。コマンド処理ルーチ
ンの中でバッファメモリ７１２のアドレスＤからコマン
ドレジスタ値とコマンドパケットの０バイト目の値を取
り込み，この２つの値からデータ転送の有無を判断し，
コマンド処理を実行する。
【００４６】前記のデータの格納許可を与えられていな
い場合に，ホストコンピュータ１からコマンドが発行さ
れると，ＡＴＡＰＩプロトコル制御ＬＳＩ７１は，ホス
トコンピュータ１が送信したコマンドレジスタ値を共有
レジスタ格納領域７１１のコマンドレジスタ７１１１
へ，ホストコンピュータ１が送信したコマンドパケット
値を共有レジスタ格納領域７１１のデータＦＩＦＯ７１
１２へ，ホストコンピュータ１が送信したその他の共有
レジスタ値を共有レジスタ格納領域７１１のその他の共
有レジスタ７１１３へ格納し，ＣＰＵ７２に対し割り込
みを出す。
【００４７】このように、本実施の形態３によるＡＴＡ
ＰＩコマンド処理方式によれば，ＣＰＵからデータの格
納許可を与えられている場合に，ＣＰＵから偶数値に指
定された前記バッファメモリの格納先アドレスに，共有
レジスタのコマンドレジスタ値，コマンドパケットの
値，その他の前記共有レジスタの値，の順に格納するよ
うにしたものである。
【００４８】即ち，ＣＰＵ７２がバッファメモリ７１２
のアドレスＤから取り込んだ２バイトがデータ転送の有
無を判断できる値であることから，その後ＣＰＵ７２が
取り込むべき残りのコマンドパケットの値やその他の共
有レジスタの値を削除することが可能となり，メモリア
クセス数の削減が図れる。
【００４９】また，ＣＰＵ７２が，格納先アドレスＤを
偶数値に設定し，更に，ワードアクセスが可能なＣＰＵ
であれば，更なるメモリアクセス数の削減につながる。
従って，ＣＰＵのコマンド処理における共有レジスタ値
の取り込み時間が省かれ，ＣＰＵ７２全体の処理時間の
短縮につながる。
【００５０】
【発明の効果】以上のように，本発明の請求項１に係る
ＡＴＡＰＩコマンド処理方式は、ホストコンピュータか
らＡＴＡバスを介してＡＴＡＰＩ規定の共有レジスタの
データレジスタに書き込まれるコマンドパケットを保持
するためのデータＦＩＦＯと，装置内の制御を行うＣＰ
ＵのＲＡＭとして使用可能なバッファメモリを具備する
ＡＴＡＰＩコマンド処理方式において，前記ＣＰＵから
データの格納許可を与えられている場合に，前記ＣＰＵ
から指定された前記バッファメモリの格納先アドレス
に，前記共有レジスタの値を格納するようにしたもので
ある。これにより，ＣＰＵの割り込み処理時における共
有レジスタ値の取り込みを無くしたことによる処理時間
の短縮とシステムの安定度の増加を図るものである。ま
た，前記ＬＳＩは，前記ＣＰＵの介在無しに，前記ホス
トコンピュータによって上書きされたコマンドを保持す
ることができ，ＣＰＵがバッファメモリに格納するアド
レス指定することが可能であるため，複数組のコマンド
に対し任意の場所に格納することが可能となる。そのた
め，ＡＴＡＰＩ規格のオーバーラップ機能に容易に対応
できる。
【００５１】また、本発明の請求項２に係るＡＴＡＰＩ
コマンド処理方式は、ホストコンピュータからＡＴＡバ
スを介してＡＴＡＰＩ規定の共有レジスタのデータレジ
スタに書き込まれるコマンドパケットを保持するための
データＦＩＦＯと，装置内の制御を行うＣＰＵのＲＡＭ
として使用可能なバッファメモリを具備するＡＴＡＰＩ
コマンド処理方式において，前記ＣＰＵから設定される
データの格納許可の有無によって，前記ＣＰＵから指定
された前記バッファメモリの格納先アドレスを変更し，
前記共有レジスタの値を格納するようにしたものであ
る。これにより，ＣＰＵの割り込み処理時における共有
レジスタ値の取り込みを無くしたことによる処理時間の
短縮とシステムの安定度の増加を図るものである。
【００５２】また、本発明の請求項３に係るＡＴＡＰＩ
コマンド処理方式は、ホストコンピュータからＡＴＡバ
スを介してＡＴＡＰＩ規定の共有レジスタのデータレジ
スタに書き込まれるコマンドパケットを保持するための
データＦＩＦＯと，装置内の制御を行うＣＰＵのＲＡＭ
として使用可能なバッファメモリを具備するＡＴＡＰＩ
コマンド処理方式において，前記ＣＰＵからデータの格
納許可を与えられている場合に，前記ＣＰＵから偶数値
に指定された前記バッファメモリの格納先アドレスに，
前記共有レジスタのコマンドレジスタ値，前記コマンド
パケットの値，その他の前記共有レジスタの値を，これ
らの順に格納するようにしたものである。これにより，
ワードアクセスが可能なＣＰＵに対しては，前記バッフ
ァメモリから前記共有レジスタ値を取り込む際のアクセ
ス回数を減らすことが可能となり，前記ＣＰＵの処理時
間の短縮につながる。
【図面の簡単な説明】
【図１】本発明のコマンド処理方式における実施の形態
１〜３において使用する装置の構成とコマンドの流れを
示す図
【図２】本発明の実施の形態１におけるＬＳＩのバッフ
ァメモリでのデータ保持構成を示す図
【図３】本発明の実施の形態２におけるＬＳＩのバッフ
ァメモリでのデータ保持構成を示す図
【図４】本発明の実施の形態３におけるＬＳＩのバッフ
ァメモリでのデータ保持構成を示す図
【図５】ＡＴＡバスで接続されたシステム構成を示す図
【図６】従来のコマンド処理方式に使用するＬＳＩの構
成とコマンドの流れを示す図
【符号の説明】
１：ホストコンピュータ ２：ＡＴＡバス ３〜７：装置 ３２，７２：ＣＰＵ ３３，７３：ＲＡＭ ３１，７１：ＡＴＡＰＩプロトコル制御ＬＳＩ ３１１，７１１：共有レジスタ格納領域 ３１１１，７１１１：コマンドレジスタ ３１１２，７１１２：データＦＩＦＯ ３１１３，７１１３：その他の共有レジスタ ３１２，７１２：バッファメモリ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 ホストコンピュータからＡＴＡバスを介
    してＡＴＡＰＩ規定の有レジスタのデータレジスタに書
    き込まれるコマンドパケットを保持するためのデータＦ
    ＩＦＯと，装置内の制御を行うＣＰＵのＲＡＭとして使
    用可能なバッファメモリを具備するＡＴＡＰＩコマンド
    処理方式において，前記ＣＰＵからデータの格納許可を
    与えられている場合に，前記ＣＰＵから指定された前記
    バッファメモリの格納先アドレスに，前記共有レジスタ
    の値を格納する，ことを特徴とするＡＴＡＰＩコマンド
    処理方式。
  2. 【請求項２】 ホストコンピュータからＡＴＡバスを介
    してＡＴＡＰＩ規定の共有レジスタのデータレジスタに
    書き込まれるコマンドパケットを保持するためのデータ
    ＦＩＦＯと，装置内の制御を行うＣＰＵのＲＡＭとして
    使用可能なバッファメモリを具備するＡＴＡＰＩコマン
    ド処理方式において，前記ＣＰＵから設定されるデータ
    の格納許可の有無によって，前記ＣＰＵから指定された
    前記バッファメモリの格納先アドレスを変更し，前記共
    有レジスタの値を格納する，ことを特徴とするＡＴＡＰ
    Ｉコマンド処理方式。
  3. 【請求項３】 ホストコンピュータからＡＴＡバスを介
    してＡＴＡＰＩ規定の共有レジスタのデータレジスタに
    書き込まれるコマンドパケットを保持するためのデータ
    ＦＩＦＯと，装置内の制御を行うＣＰＵのＲＡＭとして
    使用可能なバッファメモリを具備するＡＴＡＰＩコマン
    ド処理方式において，前記ＣＰＵからデータの格納許可
    を与えられている場合に，前記ＣＰＵから偶数値に指定
    された前記バッファメモリの格納先アドレスに，前記共
    有レジスタのコマンドレジスタ値，前記コマンドパケッ
    トの値，その他の前記共有レジスタの値を，これらの順
    に格納する，ことを特徴とするＡＴＡＰＩコマンド処理
    方式。
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