JPH09305562A - データ転送装置 - Google Patents
データ転送装置Info
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- JPH09305562A JPH09305562A JP8118588A JP11858896A JPH09305562A JP H09305562 A JPH09305562 A JP H09305562A JP 8118588 A JP8118588 A JP 8118588A JP 11858896 A JP11858896 A JP 11858896A JP H09305562 A JPH09305562 A JP H09305562A
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Abstract
(57)【要約】
【課題】 独立したシステムのメモリ間のデータ転送を
簡素化し、転送時間が短縮できるデータ転送装置を提供
する。 【解決手段】 システム間に、非同期に読み出しと書き
込みができる入出力部を少なくとも２つもつ記憶手段１
を介在させ、この記憶手段１の各入出力部にアドレス発
生部２ａ，２ｂを備えて、各システムは、記憶制御部１
２，２２に転送要求（ＤＲＱ）を行うときは、同時に、
アドレス発生部２ａ，２ｂによって記憶手段１のアドレ
スを自動更新させて、メモリ１３，２３と記憶手段１の
間で転送を行い、記憶手段１を介したシステムのメモリ
１３，２３間のデータ転送を行うようにする。
簡素化し、転送時間が短縮できるデータ転送装置を提供
する。 【解決手段】 システム間に、非同期に読み出しと書き
込みができる入出力部を少なくとも２つもつ記憶手段１
を介在させ、この記憶手段１の各入出力部にアドレス発
生部２ａ，２ｂを備えて、各システムは、記憶制御部１
２，２２に転送要求（ＤＲＱ）を行うときは、同時に、
アドレス発生部２ａ，２ｂによって記憶手段１のアドレ
スを自動更新させて、メモリ１３，２３と記憶手段１の
間で転送を行い、記憶手段１を介したシステムのメモリ
１３，２３間のデータ転送を行うようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、２つのシステムの
メモリ間のデータ転送時間が短縮できるデータ転送装置
に関する。
メモリ間のデータ転送時間が短縮できるデータ転送装置
に関する。
【０００２】
【従来の技術】従来からファクシミリ装置やコンピュー
タ等の通信端末装置では、モデムボードなどのオプショ
ンボードを内蔵させて、接続する電話回線の増設や、他
の通信機器との接続、ＬＡＮとの接続などを行ってい
る。このような通信端末装置とオプションボードの間で
は、デュアルポートＲＡＭを介してデータ転送を行って
おり、このＲＡＭは２つのポートを備えていることか
ら、双方のポートで、読み出し（リード）と書き込み
（ライト）を非同期に行って、高速なデータ転送を可能
にしている。
タ等の通信端末装置では、モデムボードなどのオプショ
ンボードを内蔵させて、接続する電話回線の増設や、他
の通信機器との接続、ＬＡＮとの接続などを行ってい
る。このような通信端末装置とオプションボードの間で
は、デュアルポートＲＡＭを介してデータ転送を行って
おり、このＲＡＭは２つのポートを備えていることか
ら、双方のポートで、読み出し（リード）と書き込み
（ライト）を非同期に行って、高速なデータ転送を可能
にしている。
【０００３】図３には、このデータ転送の動作を模式図
で示している。ここでは、「システムＡ」を上記通信端
末装置、「システムＢ」を上記オプションボードとした
ときに、通信端末装置からオプションボードにデータが
転送される場合を示している。図示するように、システ
ムＡとＢの間には、デュアルポートＲＡＭ１００を介在
させており（上記の場合では、通常オプションボード側
に備わっている）、これに対し、双方のシステムのＣＰ
Ｕ１０２，１１２が、データのリード／ライトを行うこ
とで、独立したシステムであるシステムＡ，ＢのＲＡＭ
１０１，１１１間でのデータ転送を可能にしている。
で示している。ここでは、「システムＡ」を上記通信端
末装置、「システムＢ」を上記オプションボードとした
ときに、通信端末装置からオプションボードにデータが
転送される場合を示している。図示するように、システ
ムＡとＢの間には、デュアルポートＲＡＭ１００を介在
させており（上記の場合では、通常オプションボード側
に備わっている）、これに対し、双方のシステムのＣＰ
Ｕ１０２，１１２が、データのリード／ライトを行うこ
とで、独立したシステムであるシステムＡ，ＢのＲＡＭ
１０１，１１１間でのデータ転送を可能にしている。
【０００４】即ち、システムＡのＣＰＵ１０２は、ＲＡ
Ｍ１０１からデータをリード（）して一旦データを取
り込んだ後、このデータをデュアルポートＲＡＭ１００
にライト（）する一方、システムＢのＣＰＵ１１２
は、デュアルポートＲＡＭ１００からデータをリード
（）した後に、ＲＡＭ１１１にライト（）する。こ
のときのシステムＡの動作をタイムチャートで図４に示
す。
Ｍ１０１からデータをリード（）して一旦データを取
り込んだ後、このデータをデュアルポートＲＡＭ１００
にライト（）する一方、システムＢのＣＰＵ１１２
は、デュアルポートＲＡＭ１００からデータをリード
（）した後に、ＲＡＭ１１１にライト（）する。こ
のときのシステムＡの動作をタイムチャートで図４に示
す。
【０００５】ＣＰＵ１０２は、データをＲＡＭ１０１か
らリードし、デュアルポートＲＡＭ１００にライトする
ためのアドレスデータａ，ｂを順次アドレスバスに送出
し、コントロールバスにリード信号とライト信号を順に
送出することによって、データバスを介して、ＲＡＭ１
０１からデュアルポートＲＡＭ１００にデータ（図中の
データａとｂは同一データ）を転送している。
らリードし、デュアルポートＲＡＭ１００にライトする
ためのアドレスデータａ，ｂを順次アドレスバスに送出
し、コントロールバスにリード信号とライト信号を順に
送出することによって、データバスを介して、ＲＡＭ１
０１からデュアルポートＲＡＭ１００にデータ（図中の
データａとｂは同一データ）を転送している。
【０００６】
【発明が解決しようとする課題】このように、上記従来
のデータ転送では、２つのシステムのメモリ（ＲＡＭ）
間で転送する場合には、４サイクル（リード、ライト、
リード、ライト）の転送が必要となっている（図３の
〜）。また、双方のシステムにおいて、データ転送に
ＣＰＵを経由しないＤＭＡ（ダイレクト・メモリ・アク
セス）を用いてメモリ間転送を行う場合でも、ＣＰＵを
介する場合と比べて高速にデータ転送はできるが、ＤＭ
Ａコントローラ（ＤＭＡＣ）によって、４サイクルの転
送を行う必要があることに変わりはなかった。
のデータ転送では、２つのシステムのメモリ（ＲＡＭ）
間で転送する場合には、４サイクル（リード、ライト、
リード、ライト）の転送が必要となっている（図３の
〜）。また、双方のシステムにおいて、データ転送に
ＣＰＵを経由しないＤＭＡ（ダイレクト・メモリ・アク
セス）を用いてメモリ間転送を行う場合でも、ＣＰＵを
介する場合と比べて高速にデータ転送はできるが、ＤＭ
Ａコントローラ（ＤＭＡＣ）によって、４サイクルの転
送を行う必要があることに変わりはなかった。
【０００７】そこで、本発明は、上記の事情に鑑みてな
されたものであり、独立したシステムのメモリ間のデー
タ転送を簡素化し、転送時間が短縮できるデータ転送装
置を提供することを目的としている。
されたものであり、独立したシステムのメモリ間のデー
タ転送を簡素化し、転送時間が短縮できるデータ転送装
置を提供することを目的としている。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係るデータ転送装置は、以下のような手段
を備える。請求項１では、システム間に、非同期に読み
出しと書き込みができる入出力部を少なくとも２つもつ
記憶手段を介在させ、この記憶手段の各入出力部にアド
レス発生部を備えて、各システムは、記憶制御部に転送
要求を行うときは、同時に、アドレス発生部により上記
記憶手段のアドレスを自動更新させて、上記記憶手段を
介したシステムのメモリ間のデータ転送を行う。
に、本発明に係るデータ転送装置は、以下のような手段
を備える。請求項１では、システム間に、非同期に読み
出しと書き込みができる入出力部を少なくとも２つもつ
記憶手段を介在させ、この記憶手段の各入出力部にアド
レス発生部を備えて、各システムは、記憶制御部に転送
要求を行うときは、同時に、アドレス発生部により上記
記憶手段のアドレスを自動更新させて、上記記憶手段を
介したシステムのメモリ間のデータ転送を行う。
【０００９】このようにアドレス発生部によって、上記
記憶手段のリードあるいはライトを行うアドレスを自動
更新すれば、各システムのメモリをアクセスするとき
に、同時に記憶手段をアクセスすることが出来る。した
がって、２つのシステムのメモリ間では、２サイクルで
データを転送することが出来る。ここに、上記記憶手段
にはデュアルポートＲＡＭを使用すればよく、これによ
れば２つのシステム間の迅速なデータ転送を可能にす
る。また、記憶制御部にはＤＭＡを制御するＤＭＡコン
トローラを使用し、各システムにおいて、メモリと上記
記憶手段間のＤＭＡ転送を行うことで、上記記憶手段を
介したシステムのメモリ間のデータ転送を行えばよい。
記憶手段のリードあるいはライトを行うアドレスを自動
更新すれば、各システムのメモリをアクセスするとき
に、同時に記憶手段をアクセスすることが出来る。した
がって、２つのシステムのメモリ間では、２サイクルで
データを転送することが出来る。ここに、上記記憶手段
にはデュアルポートＲＡＭを使用すればよく、これによ
れば２つのシステム間の迅速なデータ転送を可能にす
る。また、記憶制御部にはＤＭＡを制御するＤＭＡコン
トローラを使用し、各システムにおいて、メモリと上記
記憶手段間のＤＭＡ転送を行うことで、上記記憶手段を
介したシステムのメモリ間のデータ転送を行えばよい。
【００１０】請求項２では、上記記憶手段の各入出力部
は、更に、記憶転送要求部を備えて、記憶転送要求部
は、ＣＰＵから起動信号を受けたときに、上記記憶制御
部に転送要求信号を送出すると同時に、アドレス発生部
に駆動信号を送出する。このようにすれば、メモリと上
記記憶手段間のデータ転送が、この記憶手段のアドレス
更新のタイミングと一致する。
は、更に、記憶転送要求部を備えて、記憶転送要求部
は、ＣＰＵから起動信号を受けたときに、上記記憶制御
部に転送要求信号を送出すると同時に、アドレス発生部
に駆動信号を送出する。このようにすれば、メモリと上
記記憶手段間のデータ転送が、この記憶手段のアドレス
更新のタイミングと一致する。
【００１１】請求項３では、記憶転送要求部は、転送要
求を受けたときには、メモリに対するリードあるいはラ
イトと、記憶手段に対するライトあるいはリードとを同
時に行って、メモリから上記記憶手段に、あるいは、上
記記憶手段からメモリにデータ転送する。このように各
システムは、１サイクルでメモリと記憶手段間のデータ
転送を可能にする。
求を受けたときには、メモリに対するリードあるいはラ
イトと、記憶手段に対するライトあるいはリードとを同
時に行って、メモリから上記記憶手段に、あるいは、上
記記憶手段からメモリにデータ転送する。このように各
システムは、１サイクルでメモリと記憶手段間のデータ
転送を可能にする。
【００１２】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて、図面とともに説明する。図１は、データ転送装置
の要部構成を示したブロック図である。この装置は、独
立した２つのシステムＡ，Ｂ間に、非同期に読み出しと
書き込みができる入出力部（ポート）を少なくとも２つ
もつ記憶手段として、デュアルポートＲＡＭ１（以下、
「ＤＰＲＡＭ」という。）を介在させることで、両シス
テムＡ，ＢのメモリであるＲＡＭ１３，２３間でのデー
タ転送を行う。
いて、図面とともに説明する。図１は、データ転送装置
の要部構成を示したブロック図である。この装置は、独
立した２つのシステムＡ，Ｂ間に、非同期に読み出しと
書き込みができる入出力部（ポート）を少なくとも２つ
もつ記憶手段として、デュアルポートＲＡＭ１（以下、
「ＤＰＲＡＭ」という。）を介在させることで、両シス
テムＡ，ＢのメモリであるＲＡＭ１３，２３間でのデー
タ転送を行う。
【００１３】ＤＰＲＡＭ１の各ポートには、アドレス発
生部２ａ，２ｂと、記憶転送要求部としてＤＭＡ転送要
求部３ａ，３ｂとを備えおり、また、双方のシステム
Ａ，Ｂの各々には、ＲＡＭ１３，２３の他、ＣＰＵ１
１，２１と、記憶制御部であってＤＭＡの制御を行うＤ
ＭＡコントローラ１２，２２（以下、「ＤＭＡＣ」とい
う。）を備えている。
生部２ａ，２ｂと、記憶転送要求部としてＤＭＡ転送要
求部３ａ，３ｂとを備えおり、また、双方のシステム
Ａ，Ｂの各々には、ＲＡＭ１３，２３の他、ＣＰＵ１
１，２１と、記憶制御部であってＤＭＡの制御を行うＤ
ＭＡコントローラ１２，２２（以下、「ＤＭＡＣ」とい
う。）を備えている。
【００１４】このような構成におけるデータ転送動作の
一例を説明する。以下には、システムＡからシステムＢ
にデータ転送する場合を説明する。まず、システムＡの
ＣＰＵ１１は、ＤＭＡ転送要求部３ａに起動信号を送出
する。すると、ＤＭＡ転送要求部３ａでは、ＤＭＡＣ１
２にＤＭＡ転送要求信号（以下、「ＤＲＱ」という。）
を送出すると同時に、アドレス発生部２ａに駆動信号
（ライト）を送出する。
一例を説明する。以下には、システムＡからシステムＢ
にデータ転送する場合を説明する。まず、システムＡの
ＣＰＵ１１は、ＤＭＡ転送要求部３ａに起動信号を送出
する。すると、ＤＭＡ転送要求部３ａでは、ＤＭＡＣ１
２にＤＭＡ転送要求信号（以下、「ＤＲＱ」という。）
を送出すると同時に、アドレス発生部２ａに駆動信号
（ライト）を送出する。
【００１５】アドレス発生部２ａでは、駆動信号を受け
る度に、ＤＰＲＡＭ１の次にアクセス（書き込み）する
アドレスをインクリメントするなどして自動更新してお
り、これによって、ＤＭＡＣ１２が、ＤＭＡ転送によっ
て、ＲＡＭ１３のアドレスを指定してデータの読み込み
を行うときと同時に、ＤＰＲＡＭ１へデータの書き込み
を行う。
る度に、ＤＰＲＡＭ１の次にアクセス（書き込み）する
アドレスをインクリメントするなどして自動更新してお
り、これによって、ＤＭＡＣ１２が、ＤＭＡ転送によっ
て、ＲＡＭ１３のアドレスを指定してデータの読み込み
を行うときと同時に、ＤＰＲＡＭ１へデータの書き込み
を行う。
【００１６】そして、このようなデータ転送がされたと
きには、ＤＭＡＣ１２からＤＭＡ転送要求部３ａにＤＭ
Ａ転送正常応答（以下、「ＤＡＣ」という。）が送出さ
れ、ＲＡＭ１３からＤＰＲＡＭ１への転送が確認され
る。一方、データを受けるシステムＢでは、システムＡ
と同様に、ＣＰＵ２１がＤＭＡ転送要求部３ｂに起動信
号を送出することによって、ＤＭＡ転送要求部３ｂが、
ＤＭＡＣ２２にＤＲＱを送出すると同時に、アドレス発
生部２ｂに駆動信号（リード）を送出する。
きには、ＤＭＡＣ１２からＤＭＡ転送要求部３ａにＤＭ
Ａ転送正常応答（以下、「ＤＡＣ」という。）が送出さ
れ、ＲＡＭ１３からＤＰＲＡＭ１への転送が確認され
る。一方、データを受けるシステムＢでは、システムＡ
と同様に、ＣＰＵ２１がＤＭＡ転送要求部３ｂに起動信
号を送出することによって、ＤＭＡ転送要求部３ｂが、
ＤＭＡＣ２２にＤＲＱを送出すると同時に、アドレス発
生部２ｂに駆動信号（リード）を送出する。
【００１７】アドレス発生部２ｂでは、駆動信号を受け
る度に、ＤＰＲＡＭ１の次にアクセス（読み込み）する
アドレスを自動更新しており、これによって、ＤＭＡＣ
２２は、ＤＰＲＡＭ１からデータを読み込むと同時に、
ＤＭＡ転送によって、アドレスを指定してＲＡＭ２３に
データを書き込む。以上のようにして、ＲＡＭ１３，２
３とＤＰＲＡＭ１間のＤＭＡ転送を行えば、双方のシス
テムＡ，ＢのＲＡＭ１３，２３間では、２サイクルでＤ
ＰＲＡＭ１を介したデータ転送ができることになる。
る度に、ＤＰＲＡＭ１の次にアクセス（読み込み）する
アドレスを自動更新しており、これによって、ＤＭＡＣ
２２は、ＤＰＲＡＭ１からデータを読み込むと同時に、
ＤＭＡ転送によって、アドレスを指定してＲＡＭ２３に
データを書き込む。以上のようにして、ＲＡＭ１３，２
３とＤＰＲＡＭ１間のＤＭＡ転送を行えば、双方のシス
テムＡ，ＢのＲＡＭ１３，２３間では、２サイクルでＤ
ＰＲＡＭ１を介したデータ転送ができることになる。
【００１８】すなわち、ＤＰＲＡＭ１にアドレス発生部
２ａ，２ｂを備えることで、ＤＭＡＣ１２，２２は、Ｄ
ＲＱを受けたときに、ＲＡＭ１３，２３とＤＰＲＡＭ１
に対するリード／ライトを同時に行うことができる。図
２には、このときのシステムＡ，Ｂのいずれかの動作を
タイムチャートで示している。
２ａ，２ｂを備えることで、ＤＭＡＣ１２，２２は、Ｄ
ＲＱを受けたときに、ＲＡＭ１３，２３とＤＰＲＡＭ１
に対するリード／ライトを同時に行うことができる。図
２には、このときのシステムＡ，Ｂのいずれかの動作を
タイムチャートで示している。
【００１９】ＣＰＵ１１，２１は、ＲＡＭ１３，２３の
リードあるいはライトを行うアドレスデータａをアドレ
スバスに送出し、コントロールバスにリード信号、ライ
ト信号を同時に送出することによって、データバスを介
し、ＲＡＭ１３，２３からＤＰＲＡＭ１、あるいは、Ｄ
ＰＲＡＭ１からＲＡＭ１３，２３にデータａをＤＭＡ転
送している。
リードあるいはライトを行うアドレスデータａをアドレ
スバスに送出し、コントロールバスにリード信号、ライ
ト信号を同時に送出することによって、データバスを介
し、ＲＡＭ１３，２３からＤＰＲＡＭ１、あるいは、Ｄ
ＰＲＡＭ１からＲＡＭ１３，２３にデータａをＤＭＡ転
送している。
【００２０】
【発明の効果】以上の説明からも理解できるように、本
発明に係るデータ転送装置によれば、以下の効果を奏す
る。請求項１によれば、システム間に介在させた記憶手
段の各入出力部に対しアドレス発生部を備え、これによ
って記憶手段のアドレスを自動的に発生させ更新してい
るので、記憶手段に対するアドレスを指定したアクセス
は不要となり、各システムのメモリから記憶手段、記憶
手段からメモリへのデータ転送を１サイクルで実現する
ことができる。したがって、２つのシステムのメモリ間
では、２サイクルでデータ転送ができることになり、従
来４サイクルを要していたデータ転送時間を大幅に短縮
することができる。
発明に係るデータ転送装置によれば、以下の効果を奏す
る。請求項１によれば、システム間に介在させた記憶手
段の各入出力部に対しアドレス発生部を備え、これによ
って記憶手段のアドレスを自動的に発生させ更新してい
るので、記憶手段に対するアドレスを指定したアクセス
は不要となり、各システムのメモリから記憶手段、記憶
手段からメモリへのデータ転送を１サイクルで実現する
ことができる。したがって、２つのシステムのメモリ間
では、２サイクルでデータ転送ができることになり、従
来４サイクルを要していたデータ転送時間を大幅に短縮
することができる。
【００２１】また、メモリ間では直接転送を行っている
ので、一旦データを取り込むメモリを設ける必要がな
く、回路構成が簡素化できる。請求項２によれば、シス
テム間に介在させた記憶手段の各入出力部に記憶転送要
求部を備えており、この記憶転送要求部が、ＣＰＵから
起動信号を受けたときに、記憶制御部へ転送要求を行う
と同時に、アドレス発生部を駆動させているので、確実
なデータ転送が実現できる。
ので、一旦データを取り込むメモリを設ける必要がな
く、回路構成が簡素化できる。請求項２によれば、シス
テム間に介在させた記憶手段の各入出力部に記憶転送要
求部を備えており、この記憶転送要求部が、ＣＰＵから
起動信号を受けたときに、記憶制御部へ転送要求を行う
と同時に、アドレス発生部を駆動させているので、確実
なデータ転送が実現できる。
【００２２】請求項３によれば、記憶制御部は転送要求
を受けると、メモリと記憶手段に、リード／ライトを同
時に行うので、一方から他方へのデータ転送を１サイク
ルで実行することができる。
を受けると、メモリと記憶手段に、リード／ライトを同
時に行うので、一方から他方へのデータ転送を１サイク
ルで実行することができる。
【図１】本発明のデータ転送装置の要部構成の一例を示
すブロック図である。
すブロック図である。
【図２】本発明のデータ転送装置の動作の一例を示すタ
イムチャートである。
イムチャートである。
【図３】従来のデータ転送装置の動作の一例を示す模式
図である。
図である。
【図４】従来のデータ転送装置の動作の一例を示すタイ
ムチャートである。
ムチャートである。
１・・・デュアルポートＲＡＭ（ＤＰＲＡＭ） ２ａ，２ｂ・・・アドレス発生部 ３ａ，３ｂ・・・ＤＭＡ転送要求部 １１，２１・・・ＣＰＵ １２，２２・・・ＤＭＡコントローラ（ＤＭＡＣ） １３，２３・・・ＲＡＭ
Claims (3)
- 【請求項１】システム間に、非同期に読み出しと書き込
みができる入出力部を少なくとも２つもつ記憶手段を介
在させ、この記憶手段の各入出力部にアドレス発生部を
備えて、各システムは、記憶制御部に転送要求を行うと
きは、同時に、上記アドレス発生部により上記記憶手段
のアドレスを自動更新させて、上記記憶手段を介したシ
ステムのメモリ間のデータ転送を行うことを特徴とする
データ転送装置。 - 【請求項２】上記記憶手段の各入出力部は、更に、記憶
転送要求部を備えており、 上記記憶転送要求部は、ＣＰＵから起動信号を受けたと
きに、上記記憶制御部に転送要求信号を送出すると同時
に、上記アドレス発生部に駆動信号を送出することを特
徴とする請求項１に記載のデータ転送装置。 - 【請求項３】上記記憶転送要求部は、転送要求を受けた
ときには、 上記メモリに対するリードあるいはライトと、上記記憶
手段に対するライトあるいはリードとを同時に行って、
上記メモリから上記記憶手段に、あるいは、上記記憶手
段から上記メモリにデータ転送することを特徴とする請
求項１あるいは２に記載のデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118588A JPH09305562A (ja) | 1996-05-14 | 1996-05-14 | データ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8118588A JPH09305562A (ja) | 1996-05-14 | 1996-05-14 | データ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09305562A true JPH09305562A (ja) | 1997-11-28 |
Family
ID=14740309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8118588A Pending JPH09305562A (ja) | 1996-05-14 | 1996-05-14 | データ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09305562A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164070A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | データバッファ回路、インターフェース回路及びその制御方法 |
-
1996
- 1996-05-14 JP JP8118588A patent/JPH09305562A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006164070A (ja) * | 2004-12-09 | 2006-06-22 | Fujitsu Ltd | データバッファ回路、インターフェース回路及びその制御方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040106 |