JPH03265904A - プロセス制御システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は複数の制御演算装置（コントローラ）を有する
分散処理型のプロセス制御システムに係り、特に、制御
演算装置の負荷を軽減しシステムの応答性を向上するの
に好適なプロセス制御システムに関する。

［従来の技術］ 一般的に、プロセス制御装置は、例えば特開昭５７−２
０６９２４号公報記載の様に、複数の制御演算装置を備
え、これらを通信ネットワー・りで接続し負荷を分散処
理する構成となっている。そして、プロセス制御対象は
通信ネットワークに複数のプロセス入出力装置を介して
接続され、各制御演算装置は配下のプロセス入出力装置
から必要なプロセス状態データを取り込んで演算処理し
、自己の配下にないプロセス入出力装置のデータが必要
になったときは該プロセス入出力装置を支配する制御演
算装置との間でデータ通信を行い必要なデータを取得す
るようになっている。

［発明が解決しようとする課題］ 従来の分散処理型プロセス制御装置は、各制御演算装置
が自己配下のプロセス入出力装置についてのデータのみ
を保有する構成になっているので、他の制御演算装置が
保有するデータが必要になった場合には、所要のタイミ
ングでそのデータを保有する制御演算装置との間でデー
タ通信を行う必要がある。このデータ通信は、制御演算
装置の負荷を増大させ、システムの応答性を低下させ制
御性能を損ねるという問題がある。

本発明の第１の目的は、システムの応答性、制御性能を
高め、併せて、システム構築性が良く保守性も良好なプ
ロセス制御システムを提供することにある。

本発明の第２の目的は、第１の目的を達成するに好適な
プロセスデータのプロセス制御対象からの取得手段を備
えるプロセス制御システムを提供することにある。

［課題を解決するための手段］ 上記第１の目的は、各コントローラが夫々プロセスデー
タメモリを備え、各プロセスデータメモリに、プロセス
入出力装置が取得し自己のメモリに格納した制御対象の
状態データを転写することで、達成される。

状態データは常に最新の状態データが必要なため周期的
に制御対象から最新状態データを取得し、この各プロセ
スデータメモリの内容を常に周期的にこの最新状態デー
タに一致化させる。

好適には、ネットワークを環状とし、この環状通信路の
所定タイムスロットに最新状態データを巡回させること
で、各プロセスデータメモリ側でこの巡回データを取得
し自メモリを更新することで、データの一致化を図る。

上記第２の目的は、プロセス入出力装置コントローラが
、プロセスデータメモリと、該プロセスデータメモリの
アドレスがデータとして順番に格納された第１メモリと
、前記プロセス人出方装置側のアドレスがデータとして
順番に格納された第２メモリとを備え、カウンタの歩進
信号で前記第１及び第２メモリを同時にアクセスし、第
２メモリから読み出されたデータをアドレスとして前記
プロセス入出力装置から制御対象の状態データを取り込
み該状態データを前記第１メモリから読み出したデータ
をアドレスとしてプロセスデータメモリに格納すること
で、達成される。

［作用］ 各コントローラは、プロセス入出力装置が持つ制御対象
の全データを持つため、コントローラは自己のメモリを
検索するだけで必要なデータを取得することができる。

従って、データ取得のためのコントローラ間のデータ通
信が不要となり、システムの応答性、制御性能が向上す
る。また、各コントローラが制御対象の全データを保有
する構成のため、システム構築性が良く保守性も良好に
なる。

プロセス制御対象からのデータの取得は、取得するデー
タのプロセス制御対象上（プロセス入出力装置上）のア
ドレスとそのデータを格納するメモリ上のアドレスを同
時に順序良く指定して行うので、略リアルタイムに近い
プロセスデータが取得できる。

［実施例］ 以下１本発明の一実施例を図面を参照して説明する。

第１図は、本発明の一実施例に係るプロセス制御システ
ムの構成図である９本実施例に係るプロセス制御システ
ムは、制御対象１のプロセスを分散して制御する複数台
（図示の例では４台）の制御演算装置（コントローラ）
２，３，４．５と、制御対象１との間に設けられた複数
台（図示の例では２台）のプロセス入出力装置６，７と
がある。

各コントローラ２，３，４．５は夫々プロセスデータメ
モリ８，９，１０．１１を介して夫々通信制御１置１２
，１３，１４，１５に接続されている。プロセス入出力
装置６，７は、夫々プロセス入出力装置コントローラ１
６．１７を介して夫々通信制御装置１８．１９に接続さ
れている。各通信制御装置１２，１３，１４，１５，１
８，１９は、通信ケーブル２０により環状に接続されて
いる。プロセス入出力装置コントローラ１６（１７）は
、プロセスデータメモリ２１　（２２）と分配装置２３
　（２４）とから成る。

各コントローラ２〜５と各プロセスデータメモリノ８〜
１１は夫々同一構成であり、ここではコントローラ２と
プロセスデータメモリ８の詳細を第２図で説明する。

コントローラ２は、中央処理装置３０と、データ記憶装
置３１と、プログラム記憶装置３２と、これらを相互に
接続するアドレスバス３３とデータバス３４を備える。

また、プロセスデータメモリ８は、デュアルポートメモ
リ制御装置３５と記憶装置３６とを備える。コントロー
ラ２のアドレスバス３３とデータバス３４がデュアルポ
ートメモリ制御装置３５の一方側の端子に接続され、ま
た、このデュアルポートメモリ制御装置３５の他方側の
端子が通信制御装！！１２に接続される。

中央処理装置３０は、プログラム記憶装置３２に格納さ
れているプログラムに従い記憶装置１３６に格納されて
いる制御対象１の状態データ等を用いて演算し、通信制
御装！１２を介して制御対象１のプロセスを制御する。

デュアルポートメモリ制御装置３５は、コントローラ２
と通信制御装置１２の両者からの記憶装置３６へのアク
セスが競合したときにこの競合処理をしアクセスを円滑
ならしめるものである。このデュアルポートメモリ制御
装置３５により、中央処理装置３０は、通信制御装置１
２の存在を意識せずに自由に記憶袋！３６のデータを読
み書きできる。

プロセス入出力装置コントローラ１６のプロセスデータ
メモリ２１は、デュアルポートメモリ制御袋Ｗ１４０と
、記憶装置４１とからなり、デュアルポートメモリ制御
装置４０は、通信制御装置ｉ１８と分配装置２３からの
記憶装置４１へのアクセスが競合したときにこの競合処
理をしアクセスを円滑ならしめる。

分配装置２３は、２つの記憶装置１４２，４３と、カウ
ンタ４４の他に、中央処理装置４５．３つの切替装置４
６，４７．４８を備えている。切替装置４６．４７．４
８は、中央処理装［４５が記憶装置４２．４３の初期設
定を行うときに切り替えられ、記憶装置４２．４３には
、中央処理装置４５の指定するアドレスに所定のデータ
が書き込まれる。第４図（ａ）は、記憶装置４２の初期
設定を示す図である。アドレス“０”、′１”　・・・
にデータ″ａ”ｂ”　・・・が格納される。また、第４
図（ｂ）は、記憶装置４３の処理設定を示す図である。

アドレス″０”　　１”　・・・にデータ“Ａ“Ｂ”　
・・・が格納される。データ″ａ”“ｂ”　・・・はプ
ロセスデータメモリ２１の記憶装置４１上のアドレスを
示し、データ“Ａ”Ｂ”・・・はプロセス制御対象１上
（プロセス入出力装置上）のアドレスを示す。

記憶装置４２とデュアルポートメモリ制御装置４０の一
方側のアドレス端子とは切替装置４７を介してアドレス
バス５０で接続され、また、デュアルポートメモリ制御
装置４０の一方側のデータ端子はデータバス５１に接続
され、該データバス５１はプロセス入出力族ｗ６を構成
する入力装置６１と出力装置［６２を介してプロセス制
御対象１に接続されている。記憶装置４３とプロセス入
出力装置６の入力装置６１．出力装置６２とは切替装置
ｉ４８を介してアドレスバス５２で接続されている。デ
ュアルポートメモリ制御装置４０の他方側のアドレス端
子、データ端子は夫々アドレスバス５３．データバス５
４を介して通信制御装置１８に接続されている。

第５図は、分配装置２３がプロセス制御対象１のプロセ
スデータを取り込んで記憶袋［４１に格納する場合のタ
イミングチャートである。この場合、先ず中央処理装置
４５は、切替装置４６を切り替えてカウンタ４４の歩進
出力をアドレスとして記憶装置４２及び記憶装置４３に
入力させ、切替装置４７．４８を切り替えて夫々のデー
タ呂力をアドレスバス５０，５２に出力させるようにす
る。これにより、カウンタ４４が順番に“０”１”、・
・・を出力すると、この８力信号が記憶装置４２．４３
のアドレスとして同時に入力し、記憶装置４２からデー
タ“ａ”　ｂ”　・・・が、記憶装置４３からデータ“
Ａ″　“Ｂ　１１　　・・・が、夫々アドレスバス５０
，５２に出力される。

アドレスバス５２上に順番にデータ“Ａ″“Ｂ”　・・
・が出力されると、この各データ“Ａ”“Ｂ”　・・・
が示す位置のプロセスデータがプロセス入出力装置６か
らデータバス５１上に取り込まれる。各“Ａ”Ｂ”　・
・・のアドレスデータに対応するプロセスデータを”（
Ａ）”　　　”（Ｂ）″・・・とすると、記憶装置４１
のアドレス“ａ９７“ｂ”　・・・には、第４図（Ｃ）
に示す様に、プロセスデータ“（Ａ）”　　”（Ｂ）”
　　・・・が格納される。尚、第４図（ｃ）のメモリ領
域には空きスペース（空白部分）が設けられているが、
これは、後で拡張できるようにするためである。

上述した分配装置２３の動作は、カウンタ４４の歩進に
従い周期的に行われる。この周期は、プロセス情報の変
化時間、コントローラの演算周期等に比べて十分小さな
値１例えば１０分の１以下に設定することにより、記憶
袋！！４１の内容は、プロセス制御対象１の情報を略同
時に写しとったものとみなせる程のデータとなる。つま
り、プロセス情報の写像が記憶装置４１上に得られるこ
とになる。分配装置２４（第１図）側でも同様に分配装
置２３とは独立してプロセスデータをプロセスデータメ
モリ２２に取り込む。

本発明では、更に、各プロセス入出力装置コントローラ
１６．１７の夫々のプロセスデータメモリ２１，２２内
の合計の内容を各コントローラ２゜３．４，５．配下の
夫々のプロセスデータメモリ８゜９．１０，１１に転送
し、各プロセスデータメモリ８〜１１が同一のプロセス
データを保持するようにする。この転送は、本実施例で
は、次の様にして行う。

通信ケーブル２０は、各通信制御装置１２，１３．１４
，１５，１８，１９を環状に接続しており、この環状の
伝送路をフレームと呼ぶ一定長のデータが巡回するよう
になっている。通信制御袋ｆｉ！１８にはこのフレーム
のあるタイムスロットが専用に割り当てられており、通
信制御装置１９には別のタイムスロットが専用に割り当
てられている。そこで、通信制御装置１８は、プロセス
データメモリ２１からプロセスデータを読み出して自己
に割り当てられたタイムスロットにこのデータを乗せて
巡回させ、通信制御装置１９は、プロセスデータメモリ
２２からプロセスデータを読み出して自己に割り当てら
れたタイムスロットにこのデータを乗らせて巡回させる
。各通信制御装置１２〜１５は、上記の各タイムスロッ
トから各プロセスデータメモリ２１．２２のプロセスデ
ータを取り出し、自己のプロセスデータメモリ８〜１１
に書き込む、これにより、各プロセスデータメモリ８〜
１１の内容は、プロセスデータメモリ２１゜２２の合計
の内容に周期的に一致化される。

このように、システム内に複数個あるコントローラ２〜
５は、略同時刻に、同一内容のプロセス情報を、自己の
プロセスデータメモリ８〜１１内に、保有することにな
る。この結果、プロセス情報は、制御演算の周期に比べ
て十分速い時間で全部のコントローラ２〜５に行き渡る
。このため、システムの応答性・制御性能は格段に向上
する。

また、プロセス入出力装置の物理的配置つまり実装スロ
ット番号等のプロセス入出力装置に関する情報は、シス
テム全体を統括管理するホスト計算機（例えばコントロ
ーラ２）も保有し、更に、メモリ上のアドレスとプロセ
スデータとの対応に関する情報も通信制御装置を介して
ホスト計算機が分配装置に設定できるので、本発明では
、故障管理や故障表示の有無を含めてホスト計算機によ
る一元管理が可能となり、システムの信頼性が向上する
。

コントローラがプロセスデータを参照する場合、プログ
ラム中ではそのデータが存在するメモリ上のアドレスを
指定する。コントローラが参照する転写メモリ上のアド
レスＸと実際のプロセスデータが存在するアドレスＹと
の対応は、初期設定情報により、システム立ち上げ時に
、ホスト計算機から分配装置の中央処理装置に指令する
ことで行えば、コントローラのプログラム作成者は、プ
ロセス入出力装置のプロセス制御対象に対する物理的配
置で決まるアドレスＹの値を全く意識せずに、自分で決
めたアドレスＸを使ってプログラムを作成することが可
能となる。通常、システム設計の初期段階では、プロセ
ス入出力装置の物理的配置等は未だ決定されていないの
が普通である。従って、本発明の様に、自分で決めたア
ドレスＸを使用しプログラムを先行作成することが可能
となることは、システム設計において、大きな効率アッ
プとなる。つまり、システム構築性が向上する。

また、システム設計において、システムの増設や変更が
しばしば発生するが、本発明では、プロセス入出力装置
の増設、変更が極めて容易となる。

それは、ハードウェア関係の増設、変更に対して。

上述した様にアドレスＹとは別にアドレスＸを用いてプ
ログラムを作成することができるためです。

つまり、ハードウェアとソフトウェアを完全に分離して
増設、変更が可能なためである。

第６図は、分配装置の別実施例の構成図である。

第３図に示す分配装置はディスクリートの電子部品を組
み合わせて構成したが、本実施例の分配装置２３′は、
中央処理装置Ｅ６９で構成し、この中央処理装置６９と
プロセスデータメモリ２１９通信制御装置１８．プロセ
ス入出力装！！６とを、アドレスバス７０とデータバス
７１とで接続しである。この実施例では、プロセス入出
力装置６とプロセスデータメモリ２１との間の情報交換
は、中央処理装置６９に組み込んだプログラム処理にて
行うが、このプログラムは、通信制御装置を介してホス
ト計算機からローディングしても、また、中央処理装置
６９自体の図示しない入出力装置からローディングする
構成でもよい。いづれにしても、本実施例の分配装置の
機能は、第３図の分配装置と同様の機能を果たす。

第１図に示す実施例は、環状伝送路を用いて各コントロ
ーラを接続したが、本発明はこれに限定されるものでは
ない。例えば、第７図に示す様に、スターカプラ８０を
用いて接続してもよい。この第７図に示すプロセス制御
システムは、プロセス入出力装置８１とスターカプラ８
ｏとをスキャニング装置８２を介して接続し、コントロ
ーラ８３配下のプロセスデータメモリ８４をスキャニン
グ装置８５を介してスターカプラ８ｏに接続し、コント
ローラ８６配下のプロセスデータメモリ８７をスキャニ
ング装置８８を介してスターカプラ８０に接続し、コン
トローラ８９配下のプロセスデータメモリ９０をスキャ
ニング装置９１を介してスターカプラ８ｏに接続しであ
る。そして、プロセス入出力装置８１が取得したプロセ
スデータをスキャニング装置により各プロセスデータメ
モリ８５．８８，９１に送り、各プロセスデータメモリ
が同一の全プロセスデータを保有するようにする。この
ように、環状伝送路ではなく、星状に分散処理する複数
のコントローラを接続した場合にも、各コントローラが
夫々自分で全プロセスデータを保有することは有効であ
る。

［発明の効果］ 本発明によれば、システムの応答性が良くなり。

制御性能が高くなるという効果があり、更に、システム
構築性が良く保守性も良好によるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例に係るプロセス制御システム
の構成図、第２図は第１図に示すコントローラとプロセ
スデータメモリの詳細構成図、第３図は第１図に示す分
配装置とプロセスデータメモリの詳細構成図、第４図（
ａ）、（ｂ）は分配装置内の２つの記憶装置の初期設定
説明図、第４図（ｃ）はプロセス入出力装置側のプロセ
スデータメモリのプロセスデータ格納説明図、第５図は
プロセスデータの取得タイミングチャート、第６図は分
配装置の別実施例の構成図、第７図はプロセス制御シス
テムの別実施例の構成図である。 １・・・プロセス制御対象、２〜５・・・制御演算装置
（コントローラ）、６．７・・・プロセス入出力装置、
８〜１１，２１，２２・・・プロセスデータメモリ、１
２〜１５，１８．１９・・・通信制御装置、１６゜１７
・・・プロセス入呂力装置コントローラ、２０・・・通
信ケーブル、２３．２４・・・分配装置、４０・・・デ
ュアルポートメモリ制御装置、４１，４２．４３・・・
記憶装置、４４・・・カウンタ。

Claims (1)

1. 【特許請求の範囲】 １、プロセスを分散制御する複数のコントローラと、各
   コントローラ間を連絡しデータ通信を行う通信ネットワ
   ークと、該通信ネットワークと制御対象との間のデータ
   の中継点となるプロセス入出力装置と、プロセス入出力
   装置が周期的に取り込む制御対象の最新の状態データを
   格納する共通メモリと、各コントローラと通信ネットワ
   ークとの間に夫々設けたデュアルポートメモリと、前記
   共通メモリに取り込まれた最新の状態データを各デュア
   ルポートメモリに周期的に送り各デュアルポートメモリ
   の内容を共通メモリの内容に周期的に一致化させる手段
   とを備えることを特徴とするプロセス制御システム。 ２、プロセスを分散制御する複数のコントローラと、各
   コントローラ間を連絡しデータ通信を行う通信ネットワ
   ークと、該通信ネットワークと制御対象との間のデータ
   の中継点となる複数のプロセス入出力装置と、各プロセ
   ス入出力装置が夫々取り込んだ制御対象の状態データを
   夫々格納する複数の共通メモリと、各コントローラと通
   信ネットワークとの間に夫々設けたデュアルポートメモ
   リと、各共通メモリに取り込まれた最新の状態データを
   各デュアルポートメモリに送り各デュアルポートメモリ
   の内容を全ての共通メモリの内容と周期的に一致化させ
   る手段とを備えることを特徴とするプロセス制御システ
   ム。 ３、プロセスを分散制御する複数のコントローラと、各
   コントローラ間を連絡しデータ通信を行う環状通信ネッ
   トワークと、該環状通信ネットワークと制御対象との間
   のデータの中継点となるプロセス入出力装置と、プロセ
   ス入出力装置が取り込んだ制御対象の最新の状態データ
   を格納する共通メモリと、各コントローラと環状通信ネ
   ットワークとの間に夫々設けたデュアルポートメモリと
   、前記共通メモリに取り込まれた最新の状態データを一
   定量づつ周期的に前記環状通信ネットワークに巡回させ
   各デュアルポートメモリの内容を共通メモリの内容に周
   期的に一致化させる手段とを備えることを特徴とするプ
   ロセス制御システム。 ４、請求項３において、状態データを環状通信ネットワ
   ークに巡回させる場合、特定タイムスロットのみを使用
   することを特徴とするプロセス制御システム。 ５、プロセスを分数制御する複数のコントローラと、各
   コントローラ間を連絡しデータ通信を行う環状通信ネッ
   トワークと、該環状通信ネットワークと制御対象との間
   のデータの中継点となる複数のプロセス入出力装置と、
   各プロセス入出力装置が夫々取り込んだ制御対象の最新
   の状態データを夫々格納する複数の共通メモリと、各コ
   ントローラと環状通信ネットワークとの間に夫々設けた
   デュアルポートメモリと、各共通メモリに取り込まれた
   最新の状態データを夫々一定量づつ定期的に前記環状通
   信ネットワークに巡回させて各デュアルポートメモリに
   送り各デュアルポートメモリの内容を全ての共通メモリ
   の内容と周期的に一致化させる手段とを備えることを特
   徴とするプロセス制御システム。 ６、請求項５において、状態データを環状通信ネットワ
   ークに巡回させる場合、各共通メモリの状態データは夫
   々の共通メモリ対応に決めた所定タイムスロットに乗せ
   て巡回させることを特徴とするプロセス制御システム。 ７、請求項１乃至請求項６のいずれかにおいて、共通メ
   モリのアドレスデータが順番に格納された第１メモリと
   、プロセス入出力装置のアドレデータが順番に格納され
   た第２メモリと、カウンタとを備え、該カウンタの歩進
   出力信号をアドレスとして前記第１及び第２メモリを同
   時にアクセスし、第２メモリから読み出したアドレスデ
   ータの示す位置の状態データを取り込み該状態データを
   共通メモリの前記第２メモリから読み出したアドレスデ
   ータの示す位置に格納することを特徴とするプロセス制
   御システム。 ８、制御対象との間でデータの授受を行うプロセス入出
   力装置を制御するプロセス入出力装置コントローラを備
   えるプロセス制御システムにおいて、前記プロセス入出
   力装置コントローラは、プロセスデータメモリと、該プ
   ロセスデータメモリのアドレスがデータとして順番に格
   納された第１メモリと、前記プロセス入出力装置側のア
   ドレスがデータとして順番に格納された第２メモリと、
   歩進信号で前記第１及び第２メモリを同時にアクセスす
   るカウンタと、第２メモリから読み出されたデータをア
   ドレスとして前記プロセス入出力装置から制御対象の状
   態データを取り込み該状態データを前記第１メモリから
   読み出したデータをアドレスとして前記プロセスデータ
   メモリに格納するバスラインを備えることを特徴とする
   プロセス制御システム。 ９、制御対象との間でデータの授受を行うプロセス入出
   力装置を制御するプロセス入出力装置コントローラを備
   えるプロセス制御システムにおいて、前記プロセス入出
   力装置コントローラは、プロセスデータメモリと、プロ
   セス入出力装置側のアドレスを周期的に順にアクセスし
   て制御対象の状態データを順次取得し取得した状態デー
   タを順次前記プロセスデータメモリ内に格納するプロセ
   ッサとを備えることを特徴とするプロセス制御システム
   。