JPH0586581B2 - - Google Patents
Info
- Publication number
- JPH0586581B2 JPH0586581B2 JP63001177A JP117788A JPH0586581B2 JP H0586581 B2 JPH0586581 B2 JP H0586581B2 JP 63001177 A JP63001177 A JP 63001177A JP 117788 A JP117788 A JP 117788A JP H0586581 B2 JPH0586581 B2 JP H0586581B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- section
- data
- input
- interrupt
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000012545 processing Methods 0.000 claims description 45
- 230000007246 mechanism Effects 0.000 claims description 6
- 230000005540 biological transmission Effects 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 5
- 238000012546 transfer Methods 0.000 description 4
- 230000009977 dual effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 101100179914 Arabidopsis thaliana IPT2 gene Proteins 0.000 description 2
- 101150085452 IPT1 gene Proteins 0.000 description 2
- 238000004364 calculation method Methods 0.000 description 2
- 238000010187 selection method Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
- Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
- Y02E60/30—Hydrogen technology
- Y02E60/50—Fuel cells
Landscapes
- Multi Processors (AREA)
Description
【発明の詳細な説明】
(1) 産業上の利用分野
本発明は、デイジタル信号処理システム、特に
複数の処理部を用いて、分散処理を効率的に行う
デイジタル信号処理方式に関するものである。
複数の処理部を用いて、分散処理を効率的に行う
デイジタル信号処理方式に関するものである。
(2) 従来の技術
最近、デイジタル信号処理技術の応用分野が広
がるにつれ、種々のデイジタル信号処理システム
が開発されている。
がるにつれ、種々のデイジタル信号処理システム
が開発されている。
しかし、このようなシステムにおいて、複雑な
アルゴリムでは一つの処理部では処理できなくな
るため、処理を分散し並列に処理する分散処理が
必要となる。
アルゴリムでは一つの処理部では処理できなくな
るため、処理を分散し並列に処理する分散処理が
必要となる。
このような場合に、従来の方式では複数の処理
部間のデータの転送における衝突の回避、分散処
理におけるタイミングの管理などを、集中方式で
行つていた。そのため各処理部は、タイミングの
調整、バス使用の待ちにより、分散処理のメリツ
トを十分に生かすことができず、効率の悪いもの
であつた。
部間のデータの転送における衝突の回避、分散処
理におけるタイミングの管理などを、集中方式で
行つていた。そのため各処理部は、タイミングの
調整、バス使用の待ちにより、分散処理のメリツ
トを十分に生かすことができず、効率の悪いもの
であつた。
(3) 問題を解決するための手段
第１図に、本発明の構成図を示す。ただし、簡
単のため、処理部は３つとする。
単のため、処理部は３つとする。
図中１は処理部であり、入力・出力部２よりデ
ータを入力し、演算・処理し、出力する。３はフ
ラグ・割り込みコントロール（FIC）部であり、
入力・出力部、他の処理部からの信号を選択し、
処理部へ送る。この信号の選択方法は、各処理部
からの情報により、随時、短時間かつ容易に、変
更が可能である。これより、分散処理時にタイミ
ングの管理及び制御を効率的に行うことができ
る。また、各処理部は独立に動作し、必要に応じ
て互いに割り込みをかけたり、外部からの同期信
号による同時処理などを行うことができる。
ータを入力し、演算・処理し、出力する。３はフ
ラグ・割り込みコントロール（FIC）部であり、
入力・出力部、他の処理部からの信号を選択し、
処理部へ送る。この信号の選択方法は、各処理部
からの情報により、随時、短時間かつ容易に、変
更が可能である。これより、分散処理時にタイミ
ングの管理及び制御を効率的に行うことができ
る。また、各処理部は独立に動作し、必要に応じ
て互いに割り込みをかけたり、外部からの同期信
号による同時処理などを行うことができる。
４はマルチポートランダムアクセスメモリ機構
（MPRAM）であり、任意の処理部から同じアド
レス空間を非同期にアクセスできるメモリ機構で
ある。このため、データの共有が可能であり、各
処理部は独立に動作しメモリアクセスを持たされ
ることなく、自分のメモリ空間としてアクセスし
ながら等価的なデータ転送が可能である。例え
ば、処理部１の処理結果データを処理部２で用い
る場合は、処理部１では、処理結果をMPRAM
の100番地に処理結果データを書き込み、割り込
み信号で処理の終了を知らせ、処理部２では100
番地をアクセスすることによりそのデータを利用
できるので、処理部１と処理部２の間で通常のデ
ータ転送手順を行なうことなく等価的なデータ伝
送が可能である。
（MPRAM）であり、任意の処理部から同じアド
レス空間を非同期にアクセスできるメモリ機構で
ある。このため、データの共有が可能であり、各
処理部は独立に動作しメモリアクセスを持たされ
ることなく、自分のメモリ空間としてアクセスし
ながら等価的なデータ転送が可能である。例え
ば、処理部１の処理結果データを処理部２で用い
る場合は、処理部１では、処理結果をMPRAM
の100番地に処理結果データを書き込み、割り込
み信号で処理の終了を知らせ、処理部２では100
番地をアクセスすることによりそのデータを利用
できるので、処理部１と処理部２の間で通常のデ
ータ転送手順を行なうことなく等価的なデータ伝
送が可能である。
以上のように、フラグ・割り込み信号選択方式
とMPRAMを用いることにより、各処理部は
各々独立に動作しながら、必要に応じて同期して
動作し、データを共有することが可能であり、分
散処理を行う場合に効率的であることがわかる。
とMPRAMを用いることにより、各処理部は
各々独立に動作しながら、必要に応じて同期して
動作し、データを共有することが可能であり、分
散処理を行う場合に効率的であることがわかる。
(4) 実施例
以下図面を参照して、本発明の一実施例を説明
する。
する。
第２図は、本発明の一実施例のブロツク図であ
る。
る。
ここでは、処理部は４つ、MPRAMは、２ポ
ートのみのデユアルポートRAMを使用して構成
する。。
ートのみのデユアルポートRAMを使用して構成
する。。
図中１１は、デイジタル信号処理部（DSP部）
であり、独自に種々の入出力機能を持つ。１５は
プログラムの開発部であり、開発されたプログラ
ムは、バス１４を介して各DSP部の命令メモリ
へ転送され、そのプログラムに従つて動作する。
であり、独自に種々の入出力機能を持つ。１５は
プログラムの開発部であり、開発されたプログラ
ムは、バス１４を介して各DSP部の命令メモリ
へ転送され、そのプログラムに従つて動作する。
１３は、MPRAM部であり、等価的に各DSP
部の間でのデータ伝送が可能である。１２は、フ
ラグ・割り込みコントロールレジスタ（FICR）
で、このレジスタを書き換えることにより、フラ
グ・割り込み信号の選択及び割り込み優先度を切
り替えることができ、第３の手段としての、各
DSP部相互間の割り込み制御のタイミング管理
が可能である。
部の間でのデータ伝送が可能である。１２は、フ
ラグ・割り込みコントロールレジスタ（FICR）
で、このレジスタを書き換えることにより、フラ
グ・割り込み信号の選択及び割り込み優先度を切
り替えることができ、第３の手段としての、各
DSP部相互間の割り込み制御のタイミング管理
が可能である。
第３図は、DSP部の詳細である。
２１は、プロセツサのプログラムを格納するメ
モリである。
モリである。
２２は、デイジタル信号処理を行うプロセツサ
（以下プロセツサとする）である。
（以下プロセツサとする）である。
２４は、入力部である。ここでは、アナログ、
デイジタルデータ、各１チヤンネルを入力できる
ものとする。各データはデイジタルデータとし
て、まず入力レジスタ２７，２８に取り込まれ
る。このタイミングは、各データのクロツクに同
期して行われる。同時にそのクロツクは、プロセ
ツサに入力があることを知らせる信号となる。こ
の信号の与え方には、次の２つのモードがある。
デイジタルデータ、各１チヤンネルを入力できる
ものとする。各データはデイジタルデータとし
て、まず入力レジスタ２７，２８に取り込まれ
る。このタイミングは、各データのクロツクに同
期して行われる。同時にそのクロツクは、プロセ
ツサに入力があることを知らせる信号となる。こ
の信号の与え方には、次の２つのモードがある。
(ア) プログラム入力モード
プログラム上で入力フラグをチエツクするこ
とにより、データを取り込むモードである。こ
の場合、クロツクのうち必要なものをフラグ信
号（FL）につなぐ。
とにより、データを取り込むモードである。こ
の場合、クロツクのうち必要なものをフラグ信
号（FL）につなぐ。
(イ) 外部割り込み入力モード
外部からの入力要求に応じてデータを取り込
むモードである。この場合、クロツクのうち必
要なものをインタラプト信号（IPT1、IPT2）
につなぐ。この結果、クロツク入力時にプロセ
ツサに割り込みがかかり、入力動作が行なわれ
る。
むモードである。この場合、クロツクのうち必
要なものをインタラプト信号（IPT1、IPT2）
につなぐ。この結果、クロツク入力時にプロセ
ツサに割り込みがかかり、入力動作が行なわれ
る。
２５は、出力部である。ここでは、アナログ、
デイジタルデータ、各１チヤンネルを出力できる
ものとする。各データは、出力レジスタ３０，３
１に書き込むことにより出力される。
デイジタルデータ、各１チヤンネルを出力できる
ものとする。各データは、出力レジスタ３０，３
１に書き込むことにより出力される。
３２は、専用にアクセスできるデータ用メモリ
である。
である。
１２は、フラグ・割り込みコントロールレジス
タ（FICR）であり、他のDSP部にフラグ、割り
込み信号を送ることができる。各DSP部に対応
するビツトに１を立てることにより、フラグある
いは割り込み信号が送られる。
タ（FICR）であり、他のDSP部にフラグ、割り
込み信号を送ることができる。各DSP部に対応
するビツトに１を立てることにより、フラグある
いは割り込み信号が送られる。
２３はフラグ・割り込みコントローラ部であ
る。ここでは、入力クロツク、外部からの割り込
み信号、他のDSP部からの信号をプロセツサへ
の入力フラグ（FL）及び割り込み信号（IPT1、
IPT2）として選択する。
る。ここでは、入力クロツク、外部からの割り込
み信号、他のDSP部からの信号をプロセツサへ
の入力フラグ（FL）及び割り込み信号（IPT1、
IPT2）として選択する。
この部分の詳細を図４に示す。
４１は、切り替えコントロールレジスタ
（SWCR）であり、このレジスタの内容に応じて
スイツチ４２をコントロールし、各入力信号をフ
ラグ、割り込み信号に切り替える。これらのロジ
ツクは、随時プログラムにより書き換えることが
できる。
（SWCR）であり、このレジスタの内容に応じて
スイツチ４２をコントロールし、各入力信号をフ
ラグ、割り込み信号に切り替える。これらのロジ
ツクは、随時プログラムにより書き換えることが
できる。
図２の１３はMPRAM部であり、各DSP部共
有である。各DSP部に対してメモリアドレスが
割り当てられており、プロセツサは、通常のメモ
リと同様にアクセスする。
有である。各DSP部に対してメモリアドレスが
割り当てられており、プロセツサは、通常のメモ
リと同様にアクセスする。
この部分の詳細を図５に示す。
５１〜５６は、非同期に２つのポートからアク
セスできるデユアルポートRAMであり、各端子
に対してすべての組み合わせをとることによつ
て、任意のDSP部の間でのアクセスができる。
セスできるデユアルポートRAMであり、各端子
に対してすべての組み合わせをとることによつ
て、任意のDSP部の間でのアクセスができる。
(5) 発明の効果
以上説明した様に、本発明によれば、複雑な信
号処理アルゴリズムを分散処理する場合に、
MPRAMによる任意のDSP部の間での効率的な
データの転送・入・出力、並列処理の同期、計算
終了などのタイミング管理により、効率的に分散
処理を行えるデイジタル信号処理システムが提供
できる。特に、ベクトル、画像データのように、
大量のデータを処理するシステムでの効果が大き
い。
号処理アルゴリズムを分散処理する場合に、
MPRAMによる任意のDSP部の間での効率的な
データの転送・入・出力、並列処理の同期、計算
終了などのタイミング管理により、効率的に分散
処理を行えるデイジタル信号処理システムが提供
できる。特に、ベクトル、画像データのように、
大量のデータを処理するシステムでの効果が大き
い。
第１図は、本発明の構成図である。第２図は、
本発明に係る一実施例のブロツク図である。第３
図は、DSP部の詳細ブロツク図である。第４図
は、フラグ割り込みコントローラ部の詳細図であ
る。第５図は、マルチポートランダムアクセスメ
モリ機構の内部接続図である。 図中 １…処理部、２…入力・出力部、３…フ
ラグ・割り込みコントローラ部、４…マルチポー
トランダムアクセスメモリ機構、１１…デイジタ
ル信号処理部、１２…フラグ・割り込みコントロ
ールレジスタ、１３…マルチポートランダムアク
セスメモリ機構、１４…プログラムバス、１５…
プログラム開発部、２１…命令格納用メモリ、２
２…プロセツサ、２３…フラグ・割り込みコント
ロール部、２４…入力部、２５…出力部、２６…
アナログ／デイジタル変換器、２７，２８…入力
用レジスタ、２９…デイジタル／アナログ変換
器、３０，３１…出力用レジスタ、３２…DSP
部専用メモリ、３３…データバス、４１…フラ
グ・割り込み切り替えコントロールレジスタ、４
２…フラグ・割り込み切り替えスイツチ、５１…
デユアルポートRAMである。
本発明に係る一実施例のブロツク図である。第３
図は、DSP部の詳細ブロツク図である。第４図
は、フラグ割り込みコントローラ部の詳細図であ
る。第５図は、マルチポートランダムアクセスメ
モリ機構の内部接続図である。 図中 １…処理部、２…入力・出力部、３…フ
ラグ・割り込みコントローラ部、４…マルチポー
トランダムアクセスメモリ機構、１１…デイジタ
ル信号処理部、１２…フラグ・割り込みコントロ
ールレジスタ、１３…マルチポートランダムアク
セスメモリ機構、１４…プログラムバス、１５…
プログラム開発部、２１…命令格納用メモリ、２
２…プロセツサ、２３…フラグ・割り込みコント
ロール部、２４…入力部、２５…出力部、２６…
アナログ／デイジタル変換器、２７，２８…入力
用レジスタ、２９…デイジタル／アナログ変換
器、３０，３１…出力用レジスタ、３２…DSP
部専用メモリ、３３…データバス、４１…フラ
グ・割り込み切り替えコントロールレジスタ、４
２…フラグ・割り込み切り替えスイツチ、５１…
デユアルポートRAMである。
Claims (1)
- １ 任意の数のアナログ、デイジタルデータを入
出力する第１の手段と、デイジタルデータを処理
する第２の手段と、第１の手段及び他の第２の手
段からのフラグ及び割り込み信号の優先度を切り
替え、第２の手段での処理を管理する第３の手段
と、マルチポートランダムアクセスメモリ機構を
用いて、複数個の第２の手段の間でデータ共有に
よる等価的なデータ伝送を行なう第４の手段とを
備え、分散処理を効率的に行なうことを特徴とす
るデイジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001177A JPH01177672A (ja) | 1988-01-08 | 1988-01-08 | ディジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63001177A JPH01177672A (ja) | 1988-01-08 | 1988-01-08 | ディジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01177672A JPH01177672A (ja) | 1989-07-13 |
| JPH0586581B2 true JPH0586581B2 (ja) | 1993-12-13 |
Family
ID=11494160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63001177A Granted JPH01177672A (ja) | 1988-01-08 | 1988-01-08 | ディジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01177672A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3621465B2 (ja) * | 1995-05-19 | 2005-02-16 | 富士通株式会社 | 能動騒音制御装置 |
| US7600081B2 (en) * | 2006-01-18 | 2009-10-06 | Marvell World Trade Ltd. | Processor architecture having multi-ported memory |
| US7778822B2 (en) * | 2006-05-19 | 2010-08-17 | Sony Ericsson Mobile Communications Ab | Allocating audio processing among a plurality of processing units with a global synchronization pulse |
| JP5756990B2 (ja) * | 2013-04-01 | 2015-07-29 | 株式会社アクセル | 通信システム、通信方法 |
-
1988
- 1988-01-08 JP JP63001177A patent/JPH01177672A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01177672A (ja) | 1989-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5056000A (en) | Synchronized parallel processing with shared memory | |
| JPS61141065A (ja) | 画像表示信号発生装置 | |
| JP2001084229A (ja) | Ｓｉｍｄ型プロセッサ | |
| JPH04230558A (ja) | ダイレクト・メモリ・アクセス装置 | |
| JPH0586581B2 (ja) | ||
| JPH05282242A (ja) | バス制御方式 | |
| JPH0341856B2 (ja) | ||
| JPH024021B2 (ja) | ||
| JPS63307529A (ja) | 演算処理ユニット間の通信制御方式 | |
| JPS63198144A (ja) | マルチポ−トメモリにおけるダイレクトメモリアクセス制御方式 | |
| JPH04432Y2 (ja) | ||
| JP3547555B2 (ja) | 画像処理装置 | |
| JPH03105440A (ja) | 共有メモリアクセス方式 | |
| JPH05128279A (ja) | ワンチツプマイクロコンピユータ | |
| JPH05150944A (ja) | デイジタル信号プロセツサ | |
| JPH0333951A (ja) | マイクロコンピュータシステム | |
| JPS62251829A (ja) | シンボリツク処理システムおよび方法 | |
| JPS63133257A (ja) | マルチプロセサ方式 | |
| JPH05159042A (ja) | 画像処理装置 | |
| JPH02308356A (ja) | 並列処理装置 | |
| JPH0261749A (ja) | データ転送装置 | |
| JPH0477930A (ja) | マイクロコンピュータ | |
| JPH03265904A (ja) | プロセス制御システム | |
| JPH0683786A (ja) | 並列プロセッサ | |
| JPH05313717A (ja) | 並列演算装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term |