JP3547555B2 - 画像処理装置 - Google Patents
画像処理装置 Download PDFInfo
- Publication number
- JP3547555B2 JP3547555B2 JP08178396A JP8178396A JP3547555B2 JP 3547555 B2 JP3547555 B2 JP 3547555B2 JP 08178396 A JP08178396 A JP 08178396A JP 8178396 A JP8178396 A JP 8178396A JP 3547555 B2 JP3547555 B2 JP 3547555B2
- Authority
- JP
- Japan
- Prior art keywords
- image data
- pipeline
- image
- clock
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Image Processing (AREA)
Description
【０００１】
【産業上の利用分野】
この発明は、工場の自動化装置等に用いられる画像処理装置に関し、特に並列処理のために複数組のパイプラインバスを有するパイプライン方式の画像処理装置に関するものである。
【０００２】
【従来の技術】
パイプライン方式の画像処理装置においては、並列処理のためにｎ組のパイプラインバス（パイプライン画像データバス）が設けられると、各パイプラインバス毎にｎ組の画像記憶手段が必要である。ＲＧＢ（赤、緑、青）のカラー画像データの場合を例に取り上げ、図１１に示す従来のパイプライン方式の画像処理装置のブロック図を参照して説明する。
【０００３】
このパイプライン方式の画像処理装置では、各色の画像データを並列処理するために、各色の画像データ毎に３組のパイプラインバス１１１６、１１１７、１１１８が設けられる。この場合、各パイプラインバスに対応して、読み出し側の３個の画像記憶手段１１１０、１１１１、１１１２と、書き込み側の３個の画像記憶手段１１０１、１１０２、１１０３とが各々設けられる。
【０００４】
パイプラインバス１１１６、１１１７、１１１８を使用したパイプライン方式の画像処理では、メモリ制御回路１１１３、１１１４、１１１５によって制御される画像記憶手段１１１０、１１１１、１１１２から画像データをパイプラインクロックをもって読み出し、この画像データを画像処理モジュール１１０７、１１０８、１１０９に入力することによって画像処理を行い、画像処理後の画像データをメモリ制御回路１１０４、１１０５、１１０６によって制御される次段の画像記憶手段１１０１、１１０２、１１０３にパイプラインクロックをもって書き込むことが行われる。
【０００５】
【発明が解決しようとする課題】
従来のパイプライン方式の画像処理装置においては、画像記憶手段はパイプライン画像データをパイプラインクロックに同期して入出力するため、ｎ組のパイプラインバスが設けられると、各パイプラインバス毎にｎ組の画像記憶手段となる。例えば、上述のように３種類の画像データが存在することによって３組のパイプラインバスが設けられると、読み出し側と書き込み側に各々３個の画像記憶手段およびメモリ制御回路が必要となる。
【０００６】
また画像記憶手段はパイプライン画像データをパイプラインクロックに同期して入出力するため、リフレッシュサイクルを設けることができず、ＤＲＡＭより高価で、大きいＳＲＡＭを使用しなくてはならない。またパイプライン処理の時に読み出したパイプライン画像データを、読み出したアドレスと同じアドレスに書き込むことが不可能である。
【０００７】
また同時に複数のパイプライン画像処理を行うには、同時に行うパイプライン画像処理の個数だけパイプラインバスが必要になり、またパイプラインバスがシステムバスとは独立して個別に必要である。
【０００８】
この発明は、上述の問題を解決するためになされたものであり、パイプラインバスの数量より少数の画像記憶手段で構成すること、画像記憶手段をＳＲＡＭより安価で小型のＤＲＡＭで構成すること、パイプライン画像処理において画像データをメモリアドレスと同一のメモリアドレスに書き込むこと、同時に複数組のパイプライン画像処理を行う場合においてパイプラインバスをパイプライン画像処理の処理数より少ないバス数（組数）で構成すること、１組以上のパイプラインバスとシステムデータバスとを共用することが可能な簡便なパイプライン方式の画像処理装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上述の目的を達成するために、この発明による画像処理装置は、画像記憶手段や画像入力手段から画像データをパイプラインクロックに同期させて読み出し、他の画像記憶手段や画像出力手段へ書き込むパイプライン方式の画像処理装置において、パイプラインクロックより高速なクロックでアクセス可能な画像記憶手段を使用し、時分割で複数のパイプラインバスの画像データを一つの画像記憶手段に書き込み・読み出しし、パイプラインバス数より少数の画像記憶手段に対して画像データを入出力可能であるものである。
【００１０】
この発明による画像処理装置では、メモリアクセス高速クロックに同期して画像記憶手段にアクセスし、画像記憶手段に対して画像データをメモリアクセス高速クロックに同期して時分割で書き込み・読み出しする。これによりパイプライン数より少数の画像記憶手段に画像データを入出力することが可能になる。
【００１１】
つぎの発明による画像処理装置は、前記画像記憶手段がＤＲＡＭにより構成され、ＤＲＡＭのリフレッシュサイクルとパイプライン画像処理を時分割で実施するものである。
【００１２】
この発明による画像処理装置では、画像記憶手段としてＳＲＡＭより安価で、小型のＤＲＡＭが使用され、ＤＲＡＭのリフレッシュサイクルとＤＲＡＭへの画像データの入出力とをメモリアクセス高速クロックをもって時分割で実施する。
【００１３】
つぎの発明による画像処理装置は、前記画像記憶手段に画像データを読み書きする制御を行うメモリ制御回路を有し、当該メモリ制御回路は前記画像記憶手段に対して画像データをパイプラインクロックより高速なクロックで入出力しパイプラインバス側にパイプラインクロックで画像データを入出力する画像データバッファを有しているものである。
【００１４】
この発明による画像処理装置では、メモリアクセス高速クロックに同期して画像記憶手段にアクセスし、画像データバッファへパイプラインクロックに同期して画像データを書き込み、画像データバッファから画像記憶手段アクセス高速クロックに同期して画像データを読み出し、画像記憶手段へメモリアクセス高速クロックに同期して画像データを書き込む、あるいは、画像記憶手段からメモリアクセス高速クロックに同期して読み出し、画像データバッファにメモリアクセス高速クロックに同期して画像データを書き込み、パイプラインクロックに同期して画像データを読み出す。これによりパイプライン数より少数の画像記憶手段に画像データを入出力することが可能になる。
【００１５】
つぎの発明による画像処理装置は、画像記憶手段や画像入力手段から画像データをパイプラインクロックに同期させて読み出し、他の画像記憶手段や画像出力手段へ書き込むパイプライン方式の画像処理装置において、パイプラインクロックより高速なクロックでアクセス可能な画像記憶手段を使用し、当該画像記憶手段に画像データを読み書きする制御を行うメモリ制御回路を設け、当該メモリ制御回路は、前記画像記憶手段より画像データをパイプラインクロックより高速なクロックで入力しパイプラインバス側にパイプラインクロックで画像データを出力する読み出し側の画像データバッファと、パイプラインバス側よりパイプラインクロックで画像データを入力し前記画像記憶手段に対して画像データをパイプラインクロックより高速なクロックで出力する書き込み側の画像データバッファとを対で有しているものである。
【００１６】
この発明による画像処理装置では、画像記憶手段に対してメモリアクセス高速クロックに同期して画像データを書き込み、読み出しを行い、画像記憶手段からメモリアクセス高速クロックに同期して読み出した画像データをメモリアクセス高速クロックに同期して書き込む画像データバッファと、パイプライン処理を行った後にパイプラインクロックに同期して画像データを書き込み、メモリアクセス高速クロックに同期して画像記憶手段へ画像データを書き込む画像データバッファとを用いて、画像記憶手段への書き込みサイクルと読み出しサイクルを時分割で実施することにより、画像記憶手段の読み出しアドレスと書き込みアドレスを同一にする。
【００１７】
つぎの発明による画像処理装置は、画像記憶手段や画像入力手段から画像データをパイプラインクロックに同期させて読み出し、他の画像記憶手段や画像出力手段へ書き込むパイプライン方式の画像処理装置において、パイプラインクロックよりも高速なクロックで動作可能な同期型のメインパイプラインバスを構成し、複数のパイプライン画像データ群の画像データを前記メインパイプラインバスを使用して時分割で転送し、複数組のパイプラインバスを１組のバスで置き換えたものである。
【００１８】
この発明による画像処理装置では、パイプラインクロックより高速なクロックで動作可能な同期型のメインパイプラインバスを構成し、このメインパイプラインバスを使用して時分割で複数のパイプライン画像データを転送する。これにより複数のパイプラインバスが１本のバスに置き換えられる。
【００１９】
つぎの発明による画像処理装置は、メインパイプラインバスの使用権を切り換え設定するリクエスト制御回路を有しているものである。
【００２０】
この発明による画像処理装置では、リクエスト制御回路がメインパイプラインバスの使用権を切り換え設定し、メインパイプラインバスでの画像データの相互干渉が確実に回避される。
【００２１】
つぎの発明による画像処理装置は、画像記憶手段や画像入力手段から画像データをパイプラインクロックに同期させて読み出し、他の画像記憶手段や画像出力手段へ書き込むパイプライン方式の画像処理装置において、システムクロックおよびパイプラインクロックよりも高速なクロックで動作可能なデータバスを構成し、画像データを前記データバスを使用して転送し、画像記憶手段へアクセスする等のシステムの処理に使用するシステムデータバスとパイプライン画像処理などに使用する１組以上のパイプラインバスとを前記データバスで共用化したものである。
【００２２】
この発明による画像処理装置では、システムクロックとパイプラインクロックより高速なクロックで動作可能なデータバスを構成することにより、システム処理とパイプライン処理を時分割で実施し、システムデータバスと１組以上のパイプラインバスの共用化を行う。
【００２３】
つぎの発明による画像処理装置は、前記データバスをシステムデータバスとパイプラインバスの何れかとして選択的に切り換え使用する制御を行うバスマスターを有しているものである。
【００２４】
この発明による画像処理装置では、バスマスターがデータバスをシステムデータバスとパイプラインバスの何れかとして選択的に切り換え使用するように制御し、データバスの競合が確実に回避される。
【００２５】
【実施の形態】
（実施の形態１）
図１、図２はこの発明による画像処理装置の実施の形態１を示している。
【００２６】
この画像処理装置は、３種類の画像データをパイプライン画像処理するものであり、図１に示されているように、３組のパイプラインバス１０８、１０９、１１０を互いに並列に有している。パイプラインバス１０８、１０９、１１０には、画像処理モジュール１０３、１０４、１０５が各々個別に接続され、この画像処理モジュール１０３、１０４、１０５に書き込み側の一つのメモリ制御回路１０２および一つの画像記憶手段１０１が接続されている。またパイプラインバス１０８、１０９、１１０には読み出し側の一つのメモリ制御回路１０７および一つの画像記憶手段１０６が接続されている。
【００２７】
画像記憶手段１０１と１０６は、各々パイプラインクロックより高速なクロック（以下、このクロックを画像記憶手段アクセス高速クロックあるいはメモリアクセス高速クロックと云う）をもってアクセス可能な画像記憶手段を使用し、この画像記憶手段はＤＲＡＭで構成することができる。画像記憶手段１０１と１０６には、パイプラインバス数と同数の３種類の画像データ群が格納される。
【００２８】
画像記憶手段１０１と１０６はメモリ制御信号（画像記憶手段制御信号）によって画像データバス２１２（図２参照）に対する画像データの入出力をメモリアクセス高速クロックで行う。
【００２９】
メモリ制御回路１０２、１０７は、実質的に同一構成のものであり、図２に示されているように、メモリ制御信号発生回路２０１と、３個の画像データバッファ２０２、２０３、２０４と、バッファ制御信号発生回路２２０とを有している。
【００３０】
画像データバッファ２０２、２０３、２０４の一方のポートにはパイプラインバス１０８、１０９、１１０が接続され、他方のポートは画像データバス２１２によって画像記憶手段１０１あるいは１０６に接続されている。
【００３１】
画像データバッファ２０２、２０３、２０４は、メモリアクセス高速クロック信号線２０５とパイプラインクロック信号線２０６とに接続され、パイプライン側制御信号によってパイプラインバス１０８、１０９、１１０に対する画像データの入出力をパイプラインクロックで行い、メモリ側制御信号によって画像データバス２１２に対する画像データの入出力をメモリアクセス高速クロックをもって時分割に行う。
【００３２】
なお、メモリアクセス高速クロック信号線２０５は画像記憶手段１０１と１０６にもメモリアクセス高速クロックを供給する。
【００３３】
メモリ制御信号発生回路２０１は、メモリ側制御信号を発生してこれをメモリ制御信号線２０７、２０８、２０９によって各画像データバッファ２０２、２０３、２０４へ送出し、またメモリ制御信号（画像記憶手段制御信号）を発生してこれを制御信号線２１１によって画像記憶手段１０１あるいは１０６へ送出すると共にアドレス信号線２１０によりアドレスを画像記憶手段１０１あるいは１０６へ送出する。
【００３４】
ここで、この画像処理装置によるパイプライン画像処理の概要を述べる。
【００３５】
メモリ制御回路１０７の制御信号により、画像記憶手段１０６内の３種類の画像データ群から画像データを、例えば４画素分ずつ順に、パイプラインクロックより高速のメモリアクセス高速クロックをもって時分割で読み出し、この各データ群別の画像データをメモリ制御回路１０６内の３つの画像データバッファ２０２、２０３、２０４にメモリアクセス高速クロックで書き込む。
【００３６】
次に画像データバッファ２０２、２０３、２０４から、パイプラインクロックに同期して画像データをパイプラインバス１０８、１０９、１１０に同時に読み出す。
【００３７】
パイプラインバス１０８、１０９、１１０の３組のパイプライン画像データは、各々画像処理モジュール１０３、１０４、１０５に入力され、画像処理モジュール１０３、１０４、１０５は互いに並列に画像処理を行う。パイプライン画像データは、画像処理モジュール１０３、１０４、１０５の各々において画像処理された後、メモリ制御回路１０２内の３つの画像データバッファ２０２、２０３、２０４にパイプラインクロックに同期して書き込まれる。
【００３８】
画像データバッファ２０２、２０３、２０４に書き込まれた各画像処理モジュール１０３、１０４、１０５よりのパイプライン画像データは、パイプラインクロックより高速のアクセス高速クロックに同期して順に時分割に読み出され、メモリアクセス高速クロックをもって画像記憶手段１０１に時分割で書き込まれる。
【００３９】
次にメモリ制御回路の動作を画像記憶手段のライトタイミング図（図３）を参照して説明する。
【００４０】
画像記憶手段１０６から画像データを読み出す場合を説明する。
【００４１】
画像記憶手段１０６より読み出すデータのアドレス及び読出指令のメモリ画像記憶手段制御信号をメモリ制御信号発生回路２０１で発生させ、画像データを画像記憶手段１０６内の３つの画像データ群からメモリアクセス高速クロック２０５に同期して４画素分ずつ画像データ（画像記憶手段アクセスデータＡ，Ｂ，Ｃ）を順に時分割で画像データバス２１２に読み出し、メモリ制御信号発生回路２０１で発生させたメモリ側制御信号に従ってメモリアクセス高速クロックに同期して画像データバッファ２０２、２０３、２０４に４画素分ずつ画像データを順に書き込む。
【００４２】
バッファ制御信号発生回路２２０から発生させたパイプライン側コントロール信号に従い、パイプラインクロックに同期して各画像データバッファ２０２、２０３、２０４から画像データをパイプラインバス１０８、１０９、１１０に読み出し、その３組の画像データ（パイプラインデータＡ系統，Ｂ系統，Ｃ系統）についてパイプライン画像処理を並列に行う。
【００４３】
パイプライン画像データを画像記憶手段１０１に書き込む場合には、バッファ制御信号発生回路２２０から発生させたパイプライン側制御信号に従い、パイプラインクロックに同期して、画像データバッファ２０２、２０３、２０４にパイプライン画像データを各々書き込む。
【００４４】
メモリ制御信号発生回路２０１で発生させたメモリ側コントロール信号に従って画像データバッファ２０２、２０３、２０４の順にメモリアクセス高速クロックに同期して４画素分ずつ画像データをその各バッファより時分割で読み出し、メモリ制御信号発生回路２０１で発生させた書き込みデータのアドレス及び書込指令のメモリ制御信号に従ってメモリアクセス高速クロックに同期して各画像データを画像記憶手段２０１に時分割で書き込む。
【００４５】
以上のように、メモリアクセス高速クロックでアクセス可能な画像記憶手段１０１、１０６を用い、メモリアクセス高速クロックに同期して画像記憶手段１０１、１０６にアクセスし、パイプラインバスの組数と同数、この実施の形態では３個の画像データバッファ２０２、２０３、２０４を設けることにより、複数組のパイプラインバス１０８、１０９、１１０によって転送される各種の画像データを一つの画像記憶手段に格納することが可能になる。
【００４６】
これによりパイプライン画像処理装置の各段の画像記憶手段をパイプラインバスの数量より少数の画像記憶手段で構成することが可能になる。
【００４７】
画像記憶手段（１０１、１０６）がＤＲＡＭにより構成されているから、この画像記憶手段は定期的にリフレッシュサイクルを実行される。この画像記憶手段のリフレッシュサイクルとデータ読み書きはパイプラインクロックより高速のメモリアクセス高速クロックに同期して時分割で行われる。
【００４８】
図４はＤＲＡＭによる画像記憶手段のライトタイミングを示している。画像データバッファ２０２、２０３、２０４に３組のパイプライン画像データが４画素分ずつパイプラインクロックに同期して書き込まれると、メモリアクセス高速クロックに同期してその画像データバッファ２０２、２０３、２０４から画像データを順次、時分割で読み出し、メモリアクセス高速クロックに同期してその画像データを画像記憶手段に順次、書き込み、合計１２データの書き込みが終わると、ＤＲＡＭのリフレッシュサイクルを１回行う。以降、この動作を繰り返す。
【００４９】
画像記憶手段から画像データを読み出す場合も同様に、画像記憶手段に記憶されている３つの画像データ群から４画素分ずつ画像データをメモリアクセス高速クロックに同期して読み出し、メモリアクセス高速クロックをもって画像データバッファ２０２、２０３、２０４に書き込むこととＤＲＡＭのリフレッシュサイクルとを繰り返し行う。
【００５０】
なお、画像記憶手段から画像データの読み出し、書き込みが行われない時には随時、メモリアクセス高速クロックに同期してＤＲＡＭのリフレッシュサイクルを行う。
【００５１】
このように、ＤＲＡＭのリフレッシュサイクルを、画像データの画像記憶手段（ＤＲＡＭ）への書き込みサイクルまたは読み出しサイクルと時分割で実施することにより、画像記憶手段をＳＲＡＭより安価で小型のＤＲＡＭで構成することが可能になる。
【００５２】
（実施の形態２）
図５はこの発明による画像処理装置の実施の形態２を示している。図５において、５００はメモリ制御回路を、５０１は画像記憶手段を、５１２、５１３はパイプラインバスを各々示している。
【００５３】
この実施の形態でも、画像記憶手段５０１は、パイプラインクロックより高速なメモリアクセス高速クロックをもってアクセス可能な画像記憶手段により構成され、メモリアクセス高速クロック信号線５１１を接続されている。
【００５４】
メモリ制御回路５００は、入出力用の２つの画像データバッファ５０２、５０４と、メモリ制御信号発生回路５０５と、バッファ制御信号発生回路５０３とを有している。
【００５５】
出力側の画像データバッファ５０２は、メモリアクセス高速クロック信号線５１１とパイプラインクロック信号線５１４とに接続され、出力ポートを読み出し側のパイプラインバス５１２に接続され、パイプライン側制御信号によってパイプラインバス５１２に対する画像データの出力をパイプラインクロックで行い、入力ポートを画像データバス５０８によって画像記憶手段５０１に接続され、メモリ側制御信号によって画像データバス５０８よりの画像データの入力をメモリアクセス高速クロックをもって時分割に行う。
【００５６】
入力側の画像データバッファ５０４は、メモリアクセス高速クロック信号線５１１とパイプラインクロック信号線５１４とに接続され、入力ポートを書き込み側のパイプラインバス５１３に接続され、パイプライン側制御信号によってパイプラインバス５１３よりの画像データの入力をパイプラインクロックで行い、出力ポートを画像データバス５０８によって画像記憶手段５０１に接続され、メモリ側制御信号によって画像データバス５０８に対する画像データの出力をメモリアクセス高速クロックをもって時分割に行う。
【００５７】
メモリ制御信号発生回路５０５は、メモリ側制御信号を発生してこれをメモリ制御信号線５０６、５０７によって画像データバッファ５０２、５０３へ送出し、またメモリ制御信号（画像記憶手段制御信号）を発生してこれを制御信号線５１０によって画像記憶手段５０１へ送出すると共にアドレス信号線５０９によりアドレスを画像記憶手段５０９へ送出する。
【００５８】
図６はこの実施の形態２におけるパイプライン画像処理において画像データを読み出しアドレスに書き込むタイミング図である。
【００５９】
メモリ制御信号発生回路５０５から画像記憶手段５０１へ画像データを読み出すアドレスと読出指令のメモリ制御信号とを発生させ、メモリアクセス高速クロックに同期して画像記憶手段５０１から画像データバス５０８に画像データを時分割で読み出し、メモリ制御信号発生回路５０５から発生したメモリ側制御信号に従い、メモリアクセス高速クロックに同期して画像データバス５０８の画像データを画像データバッファ５０２に時分割で書き込む。
【００６０】
バッファ制御信号発生回路５０３で発生させたパイプライン側制御信号に従い、パイプラインクロックに同期して、画像データバッファ５０２からパイプランイバス５１２にパイプライン読み出しデータＡを読み出す。
【００６１】
画像処理モジュールを通過して画像処理が行われたパイプライン書き込みデータＢは、バッファ制御信号発生回路５０３で発生させたパイプライン側制御信号に従い、パイプランイバス５１３より画像データバッファ５０４へパイプラインクロックに同期して書き込まれる。
【００６２】
メモリ制御信号発生回路５０５で発生させたメモリ側制御信号に従い、メモリアクセス高速クロックに同期して画像データを時分割で読み出し、メモリ制御信号発生回路５０５で発生した画像記憶手段制御信号５１０と書き込みアドレス５０９に従って画像データバッファ５０４の画像データをメモリアクセス高速クロックに同期して画像記憶手段５０１に時分割で書き込む。
【００６３】
上述のように、画像記憶手段５０１からメモリアクセス高速クロックに同期して、画像データを読み出すサイクルと、画像データバッファからメモリアクセス高速クロックに同期して画像データを画像記憶手段へ書き込むサイクルとが時分割で行われることにより、画像処理後の画像データを読み出したアドレスと同じアドレスに格納することが可能になる。
【００６４】
（実施の形態３）
図７はこの発明による画像処理装置の実施の形態３を示している。この実施の形態は時分割メインパイプラインバス共用化画像処理アーキテクチャである。
【００６５】
この実施の形態では、メインパイプラインバス７２０に、画像データバス７１４、７１５、７１６によって画像記憶手段７０１の読み出し用のメモリ制御回路７０２と、画像処理モジュール７０３、７０５の出力用の画像データバッファ７０４、７０６が各々接続され、また画像データバス７１４、７１５、７１６によって画像処理モジュール７０８の入力用の画像データバッファ７０７と、画像記憶手段７１０、７１２の書き込み用のメモリ制御回路７０９、７１１が各々接続されている。
【００６６】
メモリ制御回路７０２と画像データバッファ７０７、画像データバッファ７０４とメモリ制御回路７０９、画像データバッファ７０６とメモリ制御回路７１１は各々画像データの転送に関して対を成している。
【００６７】
リクエスト制御回路７１３は、メインパイプラインバス７２０の使用権を設定するものであり、上述のように対をなす各メモリ制御回路と画像データバッファに対してメインパイプラインバス７２０の使用許可信号と使用不許可信号とを選択的に供給する。
【００６８】
このシステムでは、メインパイプラインバス７２０が、パイプラインクロックより高速なクロック（メインパイプラインバス転送クロック）で動作可能な同期型のバスで構成されていることが重要であり、メインパイプラインバス７２０は、上述のように各々対をなす複数組のメモリ制御回路と画像データバッファとの間の各画像データの転送を時分割で行う。
【００６９】
このシステムにおいては、画像記憶手段７０１の画像データは、メモリ制御回路７０２によってメインパイプラインバス７２０を使用して画像データバッファ７０７へパイプラインクロックより高速なメインパイプラインバス転送クロックで転送され、画像処理モジュール７０８で所定の画像処理が行われる。また画像処理モジュール７０３、７０５が出力する画像データは、画像データバッファ７０４、７０６を介してパイプラインバス７２０を使用してパイプラインクロックより高速なメインパイプラインバス転送クロックでメモリ制御回路７０９、７１１へ転送され、画像記憶手段７１０、７１２に書き込まれる。
【００７０】
図８はこの実施の形態における時分割メインパイプライン共用化のタイミング図である。
【００７１】
画像記憶手段７０１の画像データは、メモリアクセス高速クロックに同期して画像記憶手段７０１から読み出され、メモリ制御回路７０２内部の画像データバッファにメモリアクセス高速クロックに同期して書き込まれる。
【００７２】
画像処理モジュール７０３によって処理されたパイプライン画像データは画像データバッファ７０４にパイプラインクロックに同期して書き込まれ、また画像処理モジュール７０５によって処理されたパイプライン画像データは画像データバッファ７０６にパイプラインクロックに同期して書き込まれる。
【００７３】
リクエスト制御回路７１３からメモリ制御回路７０２内部の画像データバッファと画像データバッファ７０７に対してメインパイプラインバス７２０の使用許可信号が発生し、メモリ制御回路７０２内部の画像データバッファの４画素分の画像データがメインパイプラインバス７２０を使用して画像データバッファ７０７へパイプラインクロックより高速なメインパイプラインバス転送クロックで転送される。この画像データはメインパイプラインバス転送クロックに同期して画像データバッファ７０７に書き込まれる。
【００７４】
データ転送が完了すると、メモリ制御回路７０２内部の画像データバッファと画像データバッファ７０７へリクエスト制御回路７１３からメインパイプラインバス７２０の使用不許可信号を発生させ、メインパイプラインバス７２０を使用不可にする。
【００７５】
次にリクエスト制御回路７１３から画像データバッファ７０４とメモリ制御回路７０９内部の画像データバッファへメインパイプラインバス７２０の使用許可信号が発生し、画像データバッファ７０４より４画素分の画像データがメインパイプラインバス７２０を使用してメモリ制御回路７０９内部の画像データバッファへメインパイプラインバス転送クロックで転送され、この画像データがメモリ制御回路７０９内部の画像データバッファにメインパイプラインバス転送クロックに同期して書き込まれる。
【００７６】
データ転送が完了すると、画像データバッファ７０４とメモリ制御回路７０９内部の画像データバッファへリクエスト制御回路７１３からメインパイプラインバス７２０の使用不許可信号を発生させ、メインパイプラインバス７２０を使用不可にする。
【００７７】
次にリクエスト制御回路７１３から画像データバッファ７０６とメモリ制御回路７１１内部の画像データバッファへメインパイプラインバス７２０の使用許可信号が発生し、画像データバッファ７０６より４画素分の画像データがメインパイプラインバス７２０を使用してメモリ制御回路７１１内部の画像データバッファへメインパイプラインバス転送クロックで転送され、この画像データがメモリ制御回路７１１内部の画像データバッファにメインパイプラインバス転送クロックに同期して書き込まれる。
【００７８】
データ転送が完了すると、画像データバッファ７０６とメモリ制御回路７１１内部の画像データバッファへリクエスト制御回路７１３からメインパイプラインバス７２０の使用不許可信号を発生させ、メインパイプラインバス７２０を使用不可にする。
【００７９】
以上のサイクルを繰り返すことにより、３組の画像データバスのデータ転送が、パイプラインクロックより高速なメインパイプラインバス転送クロックで動作する１組のメインパイプラインバス７２０を時分割で使用してこの１組のメインパイプラインバス７２０により行われる。
【００８０】
（実施の形態４）
図９、図１０はこの発明による画像処理装置の実施の形態４を示している。この実施の形態はシステムデータバスとパイプライン画像データバスの共用化画像処理アーキテクチャである。
【００８１】
データバス９０２は、システムデータバスとパイプライン画像データバスとを共用するバスであり、ＣＰＵ９０１のビット数と同じビット数、例えば３２ビットのバスとして構成され、システムクロック、パイプラインクロックより高速なクロック（データバス高速クロック）で動作する。
【００８２】
データバス９０２には、ＣＰＵ９０１以外に、画像記憶手段９０３、９０５の読み書き用のメモリ制御回路９０４、９０６と、画像処理モジュール９０９、９１３の画像データバッファ９０８、９１２と、画像処理モジュール９０９、９１３に付随する画像記憶手段９１１、９１５の読み書き用のメモリ制御回路９１０、９１４とが８ビットの画像データバス（例えば、符号１０１２，１０１３）によって接続されている。
【００８３】
データバス９０２はデータバス９０２のステータスを制御するものであり、ＣＰＵビジーとパイプラインビジーの何れか一方に択一的にデータバス９０２のステータスを設定する。
【００８４】
バスマスター９０７は、データバス９０２をＣＰＵ９０１が画像記憶手段のアクセスなどに使用するときには、データバス９０２のステータスをＣＰＵビジーにする。ＣＰＵビジーの時には、パイプライン処理が不可能になる。
【００８５】
これに対しパイプライン画像処理をする場合には、バスマスター９０７はデータバス９０２のステータスをパイプラインビジーにする。パイプラインビジーの時にはデータバスを使用したＣＰＵ処理が不可能になる。
【００８６】
図１０は一例としてメモリ制御回路９０４の内部構成を示している。このメモリ制御回路９０４は、図５に示されているものと同等のものであり図１０において、図５に示されているものと同等の部分は、図５に付けた符号の下２桁の数値と同じ下２桁の数値による１０００番の符号を付けてその説明を省略する。なお、他のメモリ制御回路９０６、９１０、９１４も図１０に示されているメモリ制御回路と同一構成であってよい。
【００８７】
つぎにこの画像処理装置の動作を説明する。
【００８８】
データバス９０２を使用して例えば、画像記憶手段９０３からメモリ制御回路９０４、画像データバッファ９０８、画像処理モジュール９０９、メモリ制御回路９１０、画像記憶手段９１１と云うデータ転送経路をもってパイプライン画像処理を行うとする。
【００８９】
ＣＰＵ９０１からメモリ制御回路９０３内のメモリ制御信号発生回路１００５内の起動レジスタに起動指令を格納する。メモリ制御信号発生回路１００５はバスマスター９０７に対し、パイプラインリクエスト信号を発生させる。データバス９０２がＣＰＵビジーでなければ、バスマスター９０７はデータバス９０２をパイプラインビジーとし、パイプライン画像処理が開始される。
【００９０】
画像記憶手段９０３からメモリアクセス高速クロックに同期して画像データを読み出し、メモリ制御回路９０４内の画像データバッファ１００２にメモリアクセス高速クロックに同期して画像データを書き込み、データバス高速クロックに同期して画像データバッファ１００２より画像データを読み出し、データバス９０２を使用して画像データバッファ９０８にデータバス高速クロックに同期して画像データを書き込む。
【００９１】
画像データバッファ９０８に書き込まれた画像データは、パイプラインクロックに同期して画像処理モジュール９０９へ送られ、パイプライン処理が行われる。データバス高速クロックの方がパイプラインバスクロックより高速なため、画像データバッファ９０８には画像データが蓄積されていく。
【００９２】
ＣＰＵ９０１の命令のうち、クロック数を最大要する命令（以下最大命令）のクロック数以上の画素数が、画像データバッファ９０８に格納されれば、画像記憶手段９０３から画像データの読み出し、画像データバッファ９０８に対する画像データの書き込み、パイプライン画像処理は続行しつつ、バスマスター９０７のパイプラインビジーを解除する。
【００９３】
ＣＰＵビジーの状態下で、メモリ制御回路９０３がデータバス９０２の使用要求信号であるパイプラインリクエスト信号をバスマスター９０７へ出すと、ＣＰＵビジーが解除され、データバス９０２が解放されるのを待って、パイプライン画像処理を開始する。
【００９４】
データバス９０２はパイプラインビジー状態になり、バスマスター９０７はステータスをパイプラインビジーとし、データバス９０２は４等分されて４組のパイプライン画像バスとして使用される。
【００９５】
パイプラインビジーの時にＣＰＵ９０１が画像記憶手段９０３にアクセスするには、ＣＰＵ９０１からバスマスター９０７にバス使用要求信号のＣＰＵリクエスト信号を発生する。バスマスター９０７がパイプラインビジー中にＣＰＵリクエストを受けると、パイプラインビジーでなくなるのを待ち、ＣＰＵビジーにして、その後ＣＰＵ９０１が画像記憶手段９０３にアクセスし、１命令を実行し、まだ、パイプライン処理中であれば、再びパイプラインビジーにして、パイプライン処理を実行する。
【００９６】
以上のように、システムバスのクロックとパイプラインバスのクロックより高速なクロックで動作するデータバスを使用し、システムのデータバスを使用する処理とパイプライン画像処理を時分割で行うことにより、パイプライン画像バスとシステムデータバスとが１組のデータバスで共用化される。
【００９７】
【発明の効果】
以上の説明から理解される如く、この発明による画像処理装置によれば、パイプラインクロックより高速にアクセス可能な画像記憶手段を用い、パイプラインクロックより高速なクロックに同期して画像記憶手段にアクセスすることにより、複数のパイプライン画像データをパイプラインバス数より少数の画像記憶手段へ独立に入出力することが可能になり、画像記憶手段の必要個数を削減できる。
【００９８】
つぎの発明による画像処理装置によれば、パイプラインクロックより高速なメモリアクセス高速クロックに同期して画像記憶手段にアクセスし、画像記憶手段からメモリアクセス高速クロックに同期して読み出した複数の画像データ群からの画像データを、画像データ群毎に複数の画像データバッファに割り当ててメモリアクセス高速クロックに同期して記憶させ、その画像データをパイプラインクロックに同期させて読み出し、パイプライン処理を行うから、パイプライン処理用の画像記憶手段をパイプラインバスの数量より少数の画像記憶手段で構成することができる。
【００９９】
つぎの発明による画像処理装置によれば、画像記憶手段にＤＲＡＭを用いることにより、安価で小型な画像処理装置を構成することが可能になる。
【０１００】
つぎの発明による画像処理装置によれば、読み出しと側の画像データバッファと書き込み側の画像データバッファを使用し、画像記憶手段への書き込みサイクルと画像記憶手段からの読み出しサイクルとを時分割で実施することにより、画像記憶手段の読み出しアドレスと書き込みアドレスを同一にすることができ、便利になる。
【０１０１】
つぎの発明による画像処理装置によれば、パイプラインクロックよりも高速なクロックで動作可能な同期型のバスを構成して時分割でパイプライン画像データを転送することにより、複数のパイプライン画像データバスをパイプライン画像データバス数より少数のバスに置き換えることができ、バス数を削減できる。
【０１０２】
つぎの発明による画像処理装置によれば、リクエスト制御回路がメインパイプラインバスの使用権を切り換え設定するから、メインパイプラインバスでの画像データの相互干渉が確実に回避される。
【０１０３】
つぎの発明による画像処理装置によれば、システムクロックとパイプラインバスのクロックより高速なクロックで動作するデータバスを構成することにより、システム処理とパイプライン処理を時分割で実施するから、システムデータバスと１組以上のパイプラインバスとを共用化でき、バス数を削減できる。
【０１０４】
つぎの発明による画像処理装置では、バスマスターがデータバスをシステムデータバスとパイプラインバスの何れかとして選択的に切り換え使用するような制御をするから、データバスの競合が確実に回避される。
【図面の簡単な説明】
【図１】この発明による画像処理装置の実施の形態１を示すブロック線図である。
【図２】実施の形態１の画像処理装置で使用されるメモリ制御回路のブロック線図である。
【図３】実施の形態１の画像処理装置における画像記憶手段のライトタイミング図である。
【図４】実施の形態１の画像処理装置における画像記憶手段（ＤＲＡＭ）のＤＲＡＭライトタイミング図である。
【図５】実施の形態２の画像処理装置で使用されるメモリ制御回路のブロック線図である。
【図６】実施の形態２の画像処理装置によるパイプライン画像処理における書き込みタイミング図である。
【図７】この発明による画像処理装置の実施の形態３を示すブロック線図である。
【図８】実施の形態３の画像処理装置における時分割メインパイプラインバス共用化のタイミング図である。
【図９】この発明による画像処理装置の実施の形態４を示すブロック線図である。
【図１０】実施の形態４の画像処理装置で使用されるメモリ制御回路のブロック線図である。
【図１１】画像処理装置の従来例を示すブロック線図である。
【符号の説明】
１０１ 画像記憶手段，１０２ メモリ制御回路，１０３，１０４，１０５ 画像処理モジュール，１０７ メモリ制御回路，１０６ 画像記憶手段，１０８，１０９，１１０ パイプラインバス，２０１ メモリ制御信号発生回路 ２０２，２０３，２０４ 画像データバッファ，２２０ バッファ制御信号発生回路，５００ メモリ制御回路，５０１ 画像記憶手段，５０２ 画像データバッファ，５０３ バッファ制御信号発生回路，５０４ 画像データバッファ，５０５メモリ制御信号発生回路，７０１ 画像記憶手段，７０２ メモリ制御回路，７０３ 画像処理モジュール，７０４ 画像データバッファ，７０５ 画像処理モジュール，７０６，７０７ 画像データバッファ，７０８ 画像処理モジュール，７０９ メモリ制御回路，７１０ 画像記憶手段，７１１ メモリ制御回路，７１２ 画像記憶手段，７１３ リクエスト制御回路，７２０ メインパイプラインバス，９０１ ＣＰＵ，９０２ データバス，９０３ 画像記憶手段，９０４ メモリ制御回路，９０５ 画像記憶手段，９０６ メモリ制御回路，９０７ バスマスター，９０８ 画像データバッファ，９０９ 画像処理モジュール，９１０ メモリ制御回路，９１１ 画像記憶手段，９１２ 画像データバッファ，９１３ 画像処理モジュール，９１４ メモリ制御回路，９１５ 画像記憶手段
【産業上の利用分野】
この発明は、工場の自動化装置等に用いられる画像処理装置に関し、特に並列処理のために複数組のパイプラインバスを有するパイプライン方式の画像処理装置に関するものである。
【０００２】
【従来の技術】
パイプライン方式の画像処理装置においては、並列処理のためにｎ組のパイプラインバス（パイプライン画像データバス）が設けられると、各パイプラインバス毎にｎ組の画像記憶手段が必要である。ＲＧＢ（赤、緑、青）のカラー画像データの場合を例に取り上げ、図１１に示す従来のパイプライン方式の画像処理装置のブロック図を参照して説明する。
【０００３】
このパイプライン方式の画像処理装置では、各色の画像データを並列処理するために、各色の画像データ毎に３組のパイプラインバス１１１６、１１１７、１１１８が設けられる。この場合、各パイプラインバスに対応して、読み出し側の３個の画像記憶手段１１１０、１１１１、１１１２と、書き込み側の３個の画像記憶手段１１０１、１１０２、１１０３とが各々設けられる。
【０００４】
パイプラインバス１１１６、１１１７、１１１８を使用したパイプライン方式の画像処理では、メモリ制御回路１１１３、１１１４、１１１５によって制御される画像記憶手段１１１０、１１１１、１１１２から画像データをパイプラインクロックをもって読み出し、この画像データを画像処理モジュール１１０７、１１０８、１１０９に入力することによって画像処理を行い、画像処理後の画像データをメモリ制御回路１１０４、１１０５、１１０６によって制御される次段の画像記憶手段１１０１、１１０２、１１０３にパイプラインクロックをもって書き込むことが行われる。
【０００５】
【発明が解決しようとする課題】
従来のパイプライン方式の画像処理装置においては、画像記憶手段はパイプライン画像データをパイプラインクロックに同期して入出力するため、ｎ組のパイプラインバスが設けられると、各パイプラインバス毎にｎ組の画像記憶手段となる。例えば、上述のように３種類の画像データが存在することによって３組のパイプラインバスが設けられると、読み出し側と書き込み側に各々３個の画像記憶手段およびメモリ制御回路が必要となる。
【０００６】
また画像記憶手段はパイプライン画像データをパイプラインクロックに同期して入出力するため、リフレッシュサイクルを設けることができず、ＤＲＡＭより高価で、大きいＳＲＡＭを使用しなくてはならない。またパイプライン処理の時に読み出したパイプライン画像データを、読み出したアドレスと同じアドレスに書き込むことが不可能である。
【０００７】
また同時に複数のパイプライン画像処理を行うには、同時に行うパイプライン画像処理の個数だけパイプラインバスが必要になり、またパイプラインバスがシステムバスとは独立して個別に必要である。
【０００８】
この発明は、上述の問題を解決するためになされたものであり、パイプラインバスの数量より少数の画像記憶手段で構成すること、画像記憶手段をＳＲＡＭより安価で小型のＤＲＡＭで構成すること、パイプライン画像処理において画像データをメモリアドレスと同一のメモリアドレスに書き込むこと、同時に複数組のパイプライン画像処理を行う場合においてパイプラインバスをパイプライン画像処理の処理数より少ないバス数（組数）で構成すること、１組以上のパイプラインバスとシステムデータバスとを共用することが可能な簡便なパイプライン方式の画像処理装置を提供することを目的としている。
【０００９】
【課題を解決するための手段】
上述の目的を達成するために、この発明による画像処理装置は、画像記憶手段や画像入力手段から画像データをパイプラインクロックに同期させて読み出し、他の画像記憶手段や画像出力手段へ書き込むパイプライン方式の画像処理装置において、パイプラインクロックより高速なクロックでアクセス可能な画像記憶手段を使用し、時分割で複数のパイプラインバスの画像データを一つの画像記憶手段に書き込み・読み出しし、パイプラインバス数より少数の画像記憶手段に対して画像データを入出力可能であるものである。
【００１０】
この発明による画像処理装置では、メモリアクセス高速クロックに同期して画像記憶手段にアクセスし、画像記憶手段に対して画像データをメモリアクセス高速クロックに同期して時分割で書き込み・読み出しする。これによりパイプライン数より少数の画像記憶手段に画像データを入出力することが可能になる。
【００１１】
つぎの発明による画像処理装置は、前記画像記憶手段がＤＲＡＭにより構成され、ＤＲＡＭのリフレッシュサイクルとパイプライン画像処理を時分割で実施するものである。
【００１２】
この発明による画像処理装置では、画像記憶手段としてＳＲＡＭより安価で、小型のＤＲＡＭが使用され、ＤＲＡＭのリフレッシュサイクルとＤＲＡＭへの画像データの入出力とをメモリアクセス高速クロックをもって時分割で実施する。
【００１３】
つぎの発明による画像処理装置は、前記画像記憶手段に画像データを読み書きする制御を行うメモリ制御回路を有し、当該メモリ制御回路は前記画像記憶手段に対して画像データをパイプラインクロックより高速なクロックで入出力しパイプラインバス側にパイプラインクロックで画像データを入出力する画像データバッファを有しているものである。
【００１４】
この発明による画像処理装置では、メモリアクセス高速クロックに同期して画像記憶手段にアクセスし、画像データバッファへパイプラインクロックに同期して画像データを書き込み、画像データバッファから画像記憶手段アクセス高速クロックに同期して画像データを読み出し、画像記憶手段へメモリアクセス高速クロックに同期して画像データを書き込む、あるいは、画像記憶手段からメモリアクセス高速クロックに同期して読み出し、画像データバッファにメモリアクセス高速クロックに同期して画像データを書き込み、パイプラインクロックに同期して画像データを読み出す。これによりパイプライン数より少数の画像記憶手段に画像データを入出力することが可能になる。
【００１５】
つぎの発明による画像処理装置は、画像記憶手段や画像入力手段から画像データをパイプラインクロックに同期させて読み出し、他の画像記憶手段や画像出力手段へ書き込むパイプライン方式の画像処理装置において、パイプラインクロックより高速なクロックでアクセス可能な画像記憶手段を使用し、当該画像記憶手段に画像データを読み書きする制御を行うメモリ制御回路を設け、当該メモリ制御回路は、前記画像記憶手段より画像データをパイプラインクロックより高速なクロックで入力しパイプラインバス側にパイプラインクロックで画像データを出力する読み出し側の画像データバッファと、パイプラインバス側よりパイプラインクロックで画像データを入力し前記画像記憶手段に対して画像データをパイプラインクロックより高速なクロックで出力する書き込み側の画像データバッファとを対で有しているものである。
【００１６】
この発明による画像処理装置では、画像記憶手段に対してメモリアクセス高速クロックに同期して画像データを書き込み、読み出しを行い、画像記憶手段からメモリアクセス高速クロックに同期して読み出した画像データをメモリアクセス高速クロックに同期して書き込む画像データバッファと、パイプライン処理を行った後にパイプラインクロックに同期して画像データを書き込み、メモリアクセス高速クロックに同期して画像記憶手段へ画像データを書き込む画像データバッファとを用いて、画像記憶手段への書き込みサイクルと読み出しサイクルを時分割で実施することにより、画像記憶手段の読み出しアドレスと書き込みアドレスを同一にする。
【００１７】
つぎの発明による画像処理装置は、画像記憶手段や画像入力手段から画像データをパイプラインクロックに同期させて読み出し、他の画像記憶手段や画像出力手段へ書き込むパイプライン方式の画像処理装置において、パイプラインクロックよりも高速なクロックで動作可能な同期型のメインパイプラインバスを構成し、複数のパイプライン画像データ群の画像データを前記メインパイプラインバスを使用して時分割で転送し、複数組のパイプラインバスを１組のバスで置き換えたものである。
【００１８】
この発明による画像処理装置では、パイプラインクロックより高速なクロックで動作可能な同期型のメインパイプラインバスを構成し、このメインパイプラインバスを使用して時分割で複数のパイプライン画像データを転送する。これにより複数のパイプラインバスが１本のバスに置き換えられる。
【００１９】
つぎの発明による画像処理装置は、メインパイプラインバスの使用権を切り換え設定するリクエスト制御回路を有しているものである。
【００２０】
この発明による画像処理装置では、リクエスト制御回路がメインパイプラインバスの使用権を切り換え設定し、メインパイプラインバスでの画像データの相互干渉が確実に回避される。
【００２１】
つぎの発明による画像処理装置は、画像記憶手段や画像入力手段から画像データをパイプラインクロックに同期させて読み出し、他の画像記憶手段や画像出力手段へ書き込むパイプライン方式の画像処理装置において、システムクロックおよびパイプラインクロックよりも高速なクロックで動作可能なデータバスを構成し、画像データを前記データバスを使用して転送し、画像記憶手段へアクセスする等のシステムの処理に使用するシステムデータバスとパイプライン画像処理などに使用する１組以上のパイプラインバスとを前記データバスで共用化したものである。
【００２２】
この発明による画像処理装置では、システムクロックとパイプラインクロックより高速なクロックで動作可能なデータバスを構成することにより、システム処理とパイプライン処理を時分割で実施し、システムデータバスと１組以上のパイプラインバスの共用化を行う。
【００２３】
つぎの発明による画像処理装置は、前記データバスをシステムデータバスとパイプラインバスの何れかとして選択的に切り換え使用する制御を行うバスマスターを有しているものである。
【００２４】
この発明による画像処理装置では、バスマスターがデータバスをシステムデータバスとパイプラインバスの何れかとして選択的に切り換え使用するように制御し、データバスの競合が確実に回避される。
【００２５】
【実施の形態】
（実施の形態１）
図１、図２はこの発明による画像処理装置の実施の形態１を示している。
【００２６】
この画像処理装置は、３種類の画像データをパイプライン画像処理するものであり、図１に示されているように、３組のパイプラインバス１０８、１０９、１１０を互いに並列に有している。パイプラインバス１０８、１０９、１１０には、画像処理モジュール１０３、１０４、１０５が各々個別に接続され、この画像処理モジュール１０３、１０４、１０５に書き込み側の一つのメモリ制御回路１０２および一つの画像記憶手段１０１が接続されている。またパイプラインバス１０８、１０９、１１０には読み出し側の一つのメモリ制御回路１０７および一つの画像記憶手段１０６が接続されている。
【００２７】
画像記憶手段１０１と１０６は、各々パイプラインクロックより高速なクロック（以下、このクロックを画像記憶手段アクセス高速クロックあるいはメモリアクセス高速クロックと云う）をもってアクセス可能な画像記憶手段を使用し、この画像記憶手段はＤＲＡＭで構成することができる。画像記憶手段１０１と１０６には、パイプラインバス数と同数の３種類の画像データ群が格納される。
【００２８】
画像記憶手段１０１と１０６はメモリ制御信号（画像記憶手段制御信号）によって画像データバス２１２（図２参照）に対する画像データの入出力をメモリアクセス高速クロックで行う。
【００２９】
メモリ制御回路１０２、１０７は、実質的に同一構成のものであり、図２に示されているように、メモリ制御信号発生回路２０１と、３個の画像データバッファ２０２、２０３、２０４と、バッファ制御信号発生回路２２０とを有している。
【００３０】
画像データバッファ２０２、２０３、２０４の一方のポートにはパイプラインバス１０８、１０９、１１０が接続され、他方のポートは画像データバス２１２によって画像記憶手段１０１あるいは１０６に接続されている。
【００３１】
画像データバッファ２０２、２０３、２０４は、メモリアクセス高速クロック信号線２０５とパイプラインクロック信号線２０６とに接続され、パイプライン側制御信号によってパイプラインバス１０８、１０９、１１０に対する画像データの入出力をパイプラインクロックで行い、メモリ側制御信号によって画像データバス２１２に対する画像データの入出力をメモリアクセス高速クロックをもって時分割に行う。
【００３２】
なお、メモリアクセス高速クロック信号線２０５は画像記憶手段１０１と１０６にもメモリアクセス高速クロックを供給する。
【００３３】
メモリ制御信号発生回路２０１は、メモリ側制御信号を発生してこれをメモリ制御信号線２０７、２０８、２０９によって各画像データバッファ２０２、２０３、２０４へ送出し、またメモリ制御信号（画像記憶手段制御信号）を発生してこれを制御信号線２１１によって画像記憶手段１０１あるいは１０６へ送出すると共にアドレス信号線２１０によりアドレスを画像記憶手段１０１あるいは１０６へ送出する。
【００３４】
ここで、この画像処理装置によるパイプライン画像処理の概要を述べる。
【００３５】
メモリ制御回路１０７の制御信号により、画像記憶手段１０６内の３種類の画像データ群から画像データを、例えば４画素分ずつ順に、パイプラインクロックより高速のメモリアクセス高速クロックをもって時分割で読み出し、この各データ群別の画像データをメモリ制御回路１０６内の３つの画像データバッファ２０２、２０３、２０４にメモリアクセス高速クロックで書き込む。
【００３６】
次に画像データバッファ２０２、２０３、２０４から、パイプラインクロックに同期して画像データをパイプラインバス１０８、１０９、１１０に同時に読み出す。
【００３７】
パイプラインバス１０８、１０９、１１０の３組のパイプライン画像データは、各々画像処理モジュール１０３、１０４、１０５に入力され、画像処理モジュール１０３、１０４、１０５は互いに並列に画像処理を行う。パイプライン画像データは、画像処理モジュール１０３、１０４、１０５の各々において画像処理された後、メモリ制御回路１０２内の３つの画像データバッファ２０２、２０３、２０４にパイプラインクロックに同期して書き込まれる。
【００３８】
画像データバッファ２０２、２０３、２０４に書き込まれた各画像処理モジュール１０３、１０４、１０５よりのパイプライン画像データは、パイプラインクロックより高速のアクセス高速クロックに同期して順に時分割に読み出され、メモリアクセス高速クロックをもって画像記憶手段１０１に時分割で書き込まれる。
【００３９】
次にメモリ制御回路の動作を画像記憶手段のライトタイミング図（図３）を参照して説明する。
【００４０】
画像記憶手段１０６から画像データを読み出す場合を説明する。
【００４１】
画像記憶手段１０６より読み出すデータのアドレス及び読出指令のメモリ画像記憶手段制御信号をメモリ制御信号発生回路２０１で発生させ、画像データを画像記憶手段１０６内の３つの画像データ群からメモリアクセス高速クロック２０５に同期して４画素分ずつ画像データ（画像記憶手段アクセスデータＡ，Ｂ，Ｃ）を順に時分割で画像データバス２１２に読み出し、メモリ制御信号発生回路２０１で発生させたメモリ側制御信号に従ってメモリアクセス高速クロックに同期して画像データバッファ２０２、２０３、２０４に４画素分ずつ画像データを順に書き込む。
【００４２】
バッファ制御信号発生回路２２０から発生させたパイプライン側コントロール信号に従い、パイプラインクロックに同期して各画像データバッファ２０２、２０３、２０４から画像データをパイプラインバス１０８、１０９、１１０に読み出し、その３組の画像データ（パイプラインデータＡ系統，Ｂ系統，Ｃ系統）についてパイプライン画像処理を並列に行う。
【００４３】
パイプライン画像データを画像記憶手段１０１に書き込む場合には、バッファ制御信号発生回路２２０から発生させたパイプライン側制御信号に従い、パイプラインクロックに同期して、画像データバッファ２０２、２０３、２０４にパイプライン画像データを各々書き込む。
【００４４】
メモリ制御信号発生回路２０１で発生させたメモリ側コントロール信号に従って画像データバッファ２０２、２０３、２０４の順にメモリアクセス高速クロックに同期して４画素分ずつ画像データをその各バッファより時分割で読み出し、メモリ制御信号発生回路２０１で発生させた書き込みデータのアドレス及び書込指令のメモリ制御信号に従ってメモリアクセス高速クロックに同期して各画像データを画像記憶手段２０１に時分割で書き込む。
【００４５】
以上のように、メモリアクセス高速クロックでアクセス可能な画像記憶手段１０１、１０６を用い、メモリアクセス高速クロックに同期して画像記憶手段１０１、１０６にアクセスし、パイプラインバスの組数と同数、この実施の形態では３個の画像データバッファ２０２、２０３、２０４を設けることにより、複数組のパイプラインバス１０８、１０９、１１０によって転送される各種の画像データを一つの画像記憶手段に格納することが可能になる。
【００４６】
これによりパイプライン画像処理装置の各段の画像記憶手段をパイプラインバスの数量より少数の画像記憶手段で構成することが可能になる。
【００４７】
画像記憶手段（１０１、１０６）がＤＲＡＭにより構成されているから、この画像記憶手段は定期的にリフレッシュサイクルを実行される。この画像記憶手段のリフレッシュサイクルとデータ読み書きはパイプラインクロックより高速のメモリアクセス高速クロックに同期して時分割で行われる。
【００４８】
図４はＤＲＡＭによる画像記憶手段のライトタイミングを示している。画像データバッファ２０２、２０３、２０４に３組のパイプライン画像データが４画素分ずつパイプラインクロックに同期して書き込まれると、メモリアクセス高速クロックに同期してその画像データバッファ２０２、２０３、２０４から画像データを順次、時分割で読み出し、メモリアクセス高速クロックに同期してその画像データを画像記憶手段に順次、書き込み、合計１２データの書き込みが終わると、ＤＲＡＭのリフレッシュサイクルを１回行う。以降、この動作を繰り返す。
【００４９】
画像記憶手段から画像データを読み出す場合も同様に、画像記憶手段に記憶されている３つの画像データ群から４画素分ずつ画像データをメモリアクセス高速クロックに同期して読み出し、メモリアクセス高速クロックをもって画像データバッファ２０２、２０３、２０４に書き込むこととＤＲＡＭのリフレッシュサイクルとを繰り返し行う。
【００５０】
なお、画像記憶手段から画像データの読み出し、書き込みが行われない時には随時、メモリアクセス高速クロックに同期してＤＲＡＭのリフレッシュサイクルを行う。
【００５１】
このように、ＤＲＡＭのリフレッシュサイクルを、画像データの画像記憶手段（ＤＲＡＭ）への書き込みサイクルまたは読み出しサイクルと時分割で実施することにより、画像記憶手段をＳＲＡＭより安価で小型のＤＲＡＭで構成することが可能になる。
【００５２】
（実施の形態２）
図５はこの発明による画像処理装置の実施の形態２を示している。図５において、５００はメモリ制御回路を、５０１は画像記憶手段を、５１２、５１３はパイプラインバスを各々示している。
【００５３】
この実施の形態でも、画像記憶手段５０１は、パイプラインクロックより高速なメモリアクセス高速クロックをもってアクセス可能な画像記憶手段により構成され、メモリアクセス高速クロック信号線５１１を接続されている。
【００５４】
メモリ制御回路５００は、入出力用の２つの画像データバッファ５０２、５０４と、メモリ制御信号発生回路５０５と、バッファ制御信号発生回路５０３とを有している。
【００５５】
出力側の画像データバッファ５０２は、メモリアクセス高速クロック信号線５１１とパイプラインクロック信号線５１４とに接続され、出力ポートを読み出し側のパイプラインバス５１２に接続され、パイプライン側制御信号によってパイプラインバス５１２に対する画像データの出力をパイプラインクロックで行い、入力ポートを画像データバス５０８によって画像記憶手段５０１に接続され、メモリ側制御信号によって画像データバス５０８よりの画像データの入力をメモリアクセス高速クロックをもって時分割に行う。
【００５６】
入力側の画像データバッファ５０４は、メモリアクセス高速クロック信号線５１１とパイプラインクロック信号線５１４とに接続され、入力ポートを書き込み側のパイプラインバス５１３に接続され、パイプライン側制御信号によってパイプラインバス５１３よりの画像データの入力をパイプラインクロックで行い、出力ポートを画像データバス５０８によって画像記憶手段５０１に接続され、メモリ側制御信号によって画像データバス５０８に対する画像データの出力をメモリアクセス高速クロックをもって時分割に行う。
【００５７】
メモリ制御信号発生回路５０５は、メモリ側制御信号を発生してこれをメモリ制御信号線５０６、５０７によって画像データバッファ５０２、５０３へ送出し、またメモリ制御信号（画像記憶手段制御信号）を発生してこれを制御信号線５１０によって画像記憶手段５０１へ送出すると共にアドレス信号線５０９によりアドレスを画像記憶手段５０９へ送出する。
【００５８】
図６はこの実施の形態２におけるパイプライン画像処理において画像データを読み出しアドレスに書き込むタイミング図である。
【００５９】
メモリ制御信号発生回路５０５から画像記憶手段５０１へ画像データを読み出すアドレスと読出指令のメモリ制御信号とを発生させ、メモリアクセス高速クロックに同期して画像記憶手段５０１から画像データバス５０８に画像データを時分割で読み出し、メモリ制御信号発生回路５０５から発生したメモリ側制御信号に従い、メモリアクセス高速クロックに同期して画像データバス５０８の画像データを画像データバッファ５０２に時分割で書き込む。
【００６０】
バッファ制御信号発生回路５０３で発生させたパイプライン側制御信号に従い、パイプラインクロックに同期して、画像データバッファ５０２からパイプランイバス５１２にパイプライン読み出しデータＡを読み出す。
【００６１】
画像処理モジュールを通過して画像処理が行われたパイプライン書き込みデータＢは、バッファ制御信号発生回路５０３で発生させたパイプライン側制御信号に従い、パイプランイバス５１３より画像データバッファ５０４へパイプラインクロックに同期して書き込まれる。
【００６２】
メモリ制御信号発生回路５０５で発生させたメモリ側制御信号に従い、メモリアクセス高速クロックに同期して画像データを時分割で読み出し、メモリ制御信号発生回路５０５で発生した画像記憶手段制御信号５１０と書き込みアドレス５０９に従って画像データバッファ５０４の画像データをメモリアクセス高速クロックに同期して画像記憶手段５０１に時分割で書き込む。
【００６３】
上述のように、画像記憶手段５０１からメモリアクセス高速クロックに同期して、画像データを読み出すサイクルと、画像データバッファからメモリアクセス高速クロックに同期して画像データを画像記憶手段へ書き込むサイクルとが時分割で行われることにより、画像処理後の画像データを読み出したアドレスと同じアドレスに格納することが可能になる。
【００６４】
（実施の形態３）
図７はこの発明による画像処理装置の実施の形態３を示している。この実施の形態は時分割メインパイプラインバス共用化画像処理アーキテクチャである。
【００６５】
この実施の形態では、メインパイプラインバス７２０に、画像データバス７１４、７１５、７１６によって画像記憶手段７０１の読み出し用のメモリ制御回路７０２と、画像処理モジュール７０３、７０５の出力用の画像データバッファ７０４、７０６が各々接続され、また画像データバス７１４、７１５、７１６によって画像処理モジュール７０８の入力用の画像データバッファ７０７と、画像記憶手段７１０、７１２の書き込み用のメモリ制御回路７０９、７１１が各々接続されている。
【００６６】
メモリ制御回路７０２と画像データバッファ７０７、画像データバッファ７０４とメモリ制御回路７０９、画像データバッファ７０６とメモリ制御回路７１１は各々画像データの転送に関して対を成している。
【００６７】
リクエスト制御回路７１３は、メインパイプラインバス７２０の使用権を設定するものであり、上述のように対をなす各メモリ制御回路と画像データバッファに対してメインパイプラインバス７２０の使用許可信号と使用不許可信号とを選択的に供給する。
【００６８】
このシステムでは、メインパイプラインバス７２０が、パイプラインクロックより高速なクロック（メインパイプラインバス転送クロック）で動作可能な同期型のバスで構成されていることが重要であり、メインパイプラインバス７２０は、上述のように各々対をなす複数組のメモリ制御回路と画像データバッファとの間の各画像データの転送を時分割で行う。
【００６９】
このシステムにおいては、画像記憶手段７０１の画像データは、メモリ制御回路７０２によってメインパイプラインバス７２０を使用して画像データバッファ７０７へパイプラインクロックより高速なメインパイプラインバス転送クロックで転送され、画像処理モジュール７０８で所定の画像処理が行われる。また画像処理モジュール７０３、７０５が出力する画像データは、画像データバッファ７０４、７０６を介してパイプラインバス７２０を使用してパイプラインクロックより高速なメインパイプラインバス転送クロックでメモリ制御回路７０９、７１１へ転送され、画像記憶手段７１０、７１２に書き込まれる。
【００７０】
図８はこの実施の形態における時分割メインパイプライン共用化のタイミング図である。
【００７１】
画像記憶手段７０１の画像データは、メモリアクセス高速クロックに同期して画像記憶手段７０１から読み出され、メモリ制御回路７０２内部の画像データバッファにメモリアクセス高速クロックに同期して書き込まれる。
【００７２】
画像処理モジュール７０３によって処理されたパイプライン画像データは画像データバッファ７０４にパイプラインクロックに同期して書き込まれ、また画像処理モジュール７０５によって処理されたパイプライン画像データは画像データバッファ７０６にパイプラインクロックに同期して書き込まれる。
【００７３】
リクエスト制御回路７１３からメモリ制御回路７０２内部の画像データバッファと画像データバッファ７０７に対してメインパイプラインバス７２０の使用許可信号が発生し、メモリ制御回路７０２内部の画像データバッファの４画素分の画像データがメインパイプラインバス７２０を使用して画像データバッファ７０７へパイプラインクロックより高速なメインパイプラインバス転送クロックで転送される。この画像データはメインパイプラインバス転送クロックに同期して画像データバッファ７０７に書き込まれる。
【００７４】
データ転送が完了すると、メモリ制御回路７０２内部の画像データバッファと画像データバッファ７０７へリクエスト制御回路７１３からメインパイプラインバス７２０の使用不許可信号を発生させ、メインパイプラインバス７２０を使用不可にする。
【００７５】
次にリクエスト制御回路７１３から画像データバッファ７０４とメモリ制御回路７０９内部の画像データバッファへメインパイプラインバス７２０の使用許可信号が発生し、画像データバッファ７０４より４画素分の画像データがメインパイプラインバス７２０を使用してメモリ制御回路７０９内部の画像データバッファへメインパイプラインバス転送クロックで転送され、この画像データがメモリ制御回路７０９内部の画像データバッファにメインパイプラインバス転送クロックに同期して書き込まれる。
【００７６】
データ転送が完了すると、画像データバッファ７０４とメモリ制御回路７０９内部の画像データバッファへリクエスト制御回路７１３からメインパイプラインバス７２０の使用不許可信号を発生させ、メインパイプラインバス７２０を使用不可にする。
【００７７】
次にリクエスト制御回路７１３から画像データバッファ７０６とメモリ制御回路７１１内部の画像データバッファへメインパイプラインバス７２０の使用許可信号が発生し、画像データバッファ７０６より４画素分の画像データがメインパイプラインバス７２０を使用してメモリ制御回路７１１内部の画像データバッファへメインパイプラインバス転送クロックで転送され、この画像データがメモリ制御回路７１１内部の画像データバッファにメインパイプラインバス転送クロックに同期して書き込まれる。
【００７８】
データ転送が完了すると、画像データバッファ７０６とメモリ制御回路７１１内部の画像データバッファへリクエスト制御回路７１３からメインパイプラインバス７２０の使用不許可信号を発生させ、メインパイプラインバス７２０を使用不可にする。
【００７９】
以上のサイクルを繰り返すことにより、３組の画像データバスのデータ転送が、パイプラインクロックより高速なメインパイプラインバス転送クロックで動作する１組のメインパイプラインバス７２０を時分割で使用してこの１組のメインパイプラインバス７２０により行われる。
【００８０】
（実施の形態４）
図９、図１０はこの発明による画像処理装置の実施の形態４を示している。この実施の形態はシステムデータバスとパイプライン画像データバスの共用化画像処理アーキテクチャである。
【００８１】
データバス９０２は、システムデータバスとパイプライン画像データバスとを共用するバスであり、ＣＰＵ９０１のビット数と同じビット数、例えば３２ビットのバスとして構成され、システムクロック、パイプラインクロックより高速なクロック（データバス高速クロック）で動作する。
【００８２】
データバス９０２には、ＣＰＵ９０１以外に、画像記憶手段９０３、９０５の読み書き用のメモリ制御回路９０４、９０６と、画像処理モジュール９０９、９１３の画像データバッファ９０８、９１２と、画像処理モジュール９０９、９１３に付随する画像記憶手段９１１、９１５の読み書き用のメモリ制御回路９１０、９１４とが８ビットの画像データバス（例えば、符号１０１２，１０１３）によって接続されている。
【００８３】
データバス９０２はデータバス９０２のステータスを制御するものであり、ＣＰＵビジーとパイプラインビジーの何れか一方に択一的にデータバス９０２のステータスを設定する。
【００８４】
バスマスター９０７は、データバス９０２をＣＰＵ９０１が画像記憶手段のアクセスなどに使用するときには、データバス９０２のステータスをＣＰＵビジーにする。ＣＰＵビジーの時には、パイプライン処理が不可能になる。
【００８５】
これに対しパイプライン画像処理をする場合には、バスマスター９０７はデータバス９０２のステータスをパイプラインビジーにする。パイプラインビジーの時にはデータバスを使用したＣＰＵ処理が不可能になる。
【００８６】
図１０は一例としてメモリ制御回路９０４の内部構成を示している。このメモリ制御回路９０４は、図５に示されているものと同等のものであり図１０において、図５に示されているものと同等の部分は、図５に付けた符号の下２桁の数値と同じ下２桁の数値による１０００番の符号を付けてその説明を省略する。なお、他のメモリ制御回路９０６、９１０、９１４も図１０に示されているメモリ制御回路と同一構成であってよい。
【００８７】
つぎにこの画像処理装置の動作を説明する。
【００８８】
データバス９０２を使用して例えば、画像記憶手段９０３からメモリ制御回路９０４、画像データバッファ９０８、画像処理モジュール９０９、メモリ制御回路９１０、画像記憶手段９１１と云うデータ転送経路をもってパイプライン画像処理を行うとする。
【００８９】
ＣＰＵ９０１からメモリ制御回路９０３内のメモリ制御信号発生回路１００５内の起動レジスタに起動指令を格納する。メモリ制御信号発生回路１００５はバスマスター９０７に対し、パイプラインリクエスト信号を発生させる。データバス９０２がＣＰＵビジーでなければ、バスマスター９０７はデータバス９０２をパイプラインビジーとし、パイプライン画像処理が開始される。
【００９０】
画像記憶手段９０３からメモリアクセス高速クロックに同期して画像データを読み出し、メモリ制御回路９０４内の画像データバッファ１００２にメモリアクセス高速クロックに同期して画像データを書き込み、データバス高速クロックに同期して画像データバッファ１００２より画像データを読み出し、データバス９０２を使用して画像データバッファ９０８にデータバス高速クロックに同期して画像データを書き込む。
【００９１】
画像データバッファ９０８に書き込まれた画像データは、パイプラインクロックに同期して画像処理モジュール９０９へ送られ、パイプライン処理が行われる。データバス高速クロックの方がパイプラインバスクロックより高速なため、画像データバッファ９０８には画像データが蓄積されていく。
【００９２】
ＣＰＵ９０１の命令のうち、クロック数を最大要する命令（以下最大命令）のクロック数以上の画素数が、画像データバッファ９０８に格納されれば、画像記憶手段９０３から画像データの読み出し、画像データバッファ９０８に対する画像データの書き込み、パイプライン画像処理は続行しつつ、バスマスター９０７のパイプラインビジーを解除する。
【００９３】
ＣＰＵビジーの状態下で、メモリ制御回路９０３がデータバス９０２の使用要求信号であるパイプラインリクエスト信号をバスマスター９０７へ出すと、ＣＰＵビジーが解除され、データバス９０２が解放されるのを待って、パイプライン画像処理を開始する。
【００９４】
データバス９０２はパイプラインビジー状態になり、バスマスター９０７はステータスをパイプラインビジーとし、データバス９０２は４等分されて４組のパイプライン画像バスとして使用される。
【００９５】
パイプラインビジーの時にＣＰＵ９０１が画像記憶手段９０３にアクセスするには、ＣＰＵ９０１からバスマスター９０７にバス使用要求信号のＣＰＵリクエスト信号を発生する。バスマスター９０７がパイプラインビジー中にＣＰＵリクエストを受けると、パイプラインビジーでなくなるのを待ち、ＣＰＵビジーにして、その後ＣＰＵ９０１が画像記憶手段９０３にアクセスし、１命令を実行し、まだ、パイプライン処理中であれば、再びパイプラインビジーにして、パイプライン処理を実行する。
【００９６】
以上のように、システムバスのクロックとパイプラインバスのクロックより高速なクロックで動作するデータバスを使用し、システムのデータバスを使用する処理とパイプライン画像処理を時分割で行うことにより、パイプライン画像バスとシステムデータバスとが１組のデータバスで共用化される。
【００９７】
【発明の効果】
以上の説明から理解される如く、この発明による画像処理装置によれば、パイプラインクロックより高速にアクセス可能な画像記憶手段を用い、パイプラインクロックより高速なクロックに同期して画像記憶手段にアクセスすることにより、複数のパイプライン画像データをパイプラインバス数より少数の画像記憶手段へ独立に入出力することが可能になり、画像記憶手段の必要個数を削減できる。
【００９８】
つぎの発明による画像処理装置によれば、パイプラインクロックより高速なメモリアクセス高速クロックに同期して画像記憶手段にアクセスし、画像記憶手段からメモリアクセス高速クロックに同期して読み出した複数の画像データ群からの画像データを、画像データ群毎に複数の画像データバッファに割り当ててメモリアクセス高速クロックに同期して記憶させ、その画像データをパイプラインクロックに同期させて読み出し、パイプライン処理を行うから、パイプライン処理用の画像記憶手段をパイプラインバスの数量より少数の画像記憶手段で構成することができる。
【００９９】
つぎの発明による画像処理装置によれば、画像記憶手段にＤＲＡＭを用いることにより、安価で小型な画像処理装置を構成することが可能になる。
【０１００】
つぎの発明による画像処理装置によれば、読み出しと側の画像データバッファと書き込み側の画像データバッファを使用し、画像記憶手段への書き込みサイクルと画像記憶手段からの読み出しサイクルとを時分割で実施することにより、画像記憶手段の読み出しアドレスと書き込みアドレスを同一にすることができ、便利になる。
【０１０１】
つぎの発明による画像処理装置によれば、パイプラインクロックよりも高速なクロックで動作可能な同期型のバスを構成して時分割でパイプライン画像データを転送することにより、複数のパイプライン画像データバスをパイプライン画像データバス数より少数のバスに置き換えることができ、バス数を削減できる。
【０１０２】
つぎの発明による画像処理装置によれば、リクエスト制御回路がメインパイプラインバスの使用権を切り換え設定するから、メインパイプラインバスでの画像データの相互干渉が確実に回避される。
【０１０３】
つぎの発明による画像処理装置によれば、システムクロックとパイプラインバスのクロックより高速なクロックで動作するデータバスを構成することにより、システム処理とパイプライン処理を時分割で実施するから、システムデータバスと１組以上のパイプラインバスとを共用化でき、バス数を削減できる。
【０１０４】
つぎの発明による画像処理装置では、バスマスターがデータバスをシステムデータバスとパイプラインバスの何れかとして選択的に切り換え使用するような制御をするから、データバスの競合が確実に回避される。
【図面の簡単な説明】
【図１】この発明による画像処理装置の実施の形態１を示すブロック線図である。
【図２】実施の形態１の画像処理装置で使用されるメモリ制御回路のブロック線図である。
【図３】実施の形態１の画像処理装置における画像記憶手段のライトタイミング図である。
【図４】実施の形態１の画像処理装置における画像記憶手段（ＤＲＡＭ）のＤＲＡＭライトタイミング図である。
【図５】実施の形態２の画像処理装置で使用されるメモリ制御回路のブロック線図である。
【図６】実施の形態２の画像処理装置によるパイプライン画像処理における書き込みタイミング図である。
【図７】この発明による画像処理装置の実施の形態３を示すブロック線図である。
【図８】実施の形態３の画像処理装置における時分割メインパイプラインバス共用化のタイミング図である。
【図９】この発明による画像処理装置の実施の形態４を示すブロック線図である。
【図１０】実施の形態４の画像処理装置で使用されるメモリ制御回路のブロック線図である。
【図１１】画像処理装置の従来例を示すブロック線図である。
【符号の説明】
１０１ 画像記憶手段，１０２ メモリ制御回路，１０３，１０４，１０５ 画像処理モジュール，１０７ メモリ制御回路，１０６ 画像記憶手段，１０８，１０９，１１０ パイプラインバス，２０１ メモリ制御信号発生回路 ２０２，２０３，２０４ 画像データバッファ，２２０ バッファ制御信号発生回路，５００ メモリ制御回路，５０１ 画像記憶手段，５０２ 画像データバッファ，５０３ バッファ制御信号発生回路，５０４ 画像データバッファ，５０５メモリ制御信号発生回路，７０１ 画像記憶手段，７０２ メモリ制御回路，７０３ 画像処理モジュール，７０４ 画像データバッファ，７０５ 画像処理モジュール，７０６，７０７ 画像データバッファ，７０８ 画像処理モジュール，７０９ メモリ制御回路，７１０ 画像記憶手段，７１１ メモリ制御回路，７１２ 画像記憶手段，７１３ リクエスト制御回路，７２０ メインパイプラインバス，９０１ ＣＰＵ，９０２ データバス，９０３ 画像記憶手段，９０４ メモリ制御回路，９０５ 画像記憶手段，９０６ メモリ制御回路，９０７ バスマスター，９０８ 画像データバッファ，９０９ 画像処理モジュール，９１０ メモリ制御回路，９１１ 画像記憶手段，９１２ 画像データバッファ，９１３ 画像処理モジュール，９１４ メモリ制御回路，９１５ 画像記憶手段
Claims (3)
- 少なくとも１つの第１の画像記憶手段から複数組のパイプラインバスを介して複数種類の画像データを少なくとも１つの第２の画像記憶手段へ転送する画像処理装置であって、
前記第１の画像記憶手段からの複数種類の画像データを前記パイプラインバスを制御するパイプラインクロックよりも高速なメモリアクセス高速クロックに従って時分割に書き込み処理するとともに、書き込まれた複数種類の画像データを前記パイプラインクロックに従って読み出し処理する複数の第１の画像データバッファを含む第１のメモリ制御回路と、
前記複数の画像データバッファから読み出された複数種類の画像データをパイプラインクロックに従って画像処理し、画像処理した結果を前記複数組のパイプラインバス上に出力する複数の画像処理モジュールと、
前記パイプラインバスからの複数種類の画像データをパイプラインクロックに従って書き込み処理するとともに、書き込まれた複数種類の画像データを前記メモリアクセス高速クロックに従って前記第２の画像記憶手段に対し時分割に読み出し処理する複数の第２の画像データバッファを含む第２のメモリ制御回路と、
を備えることを特徴とする画像処理装置。 - 前記第１および第２の画像記憶手段がＤＲＡＭにより構成され、前記第１のメモリ制御回路は、ＤＲＡＭのリフレッシュサイクルとメモリアクセス高速クロックに従った書き込み処理とを時分割に実行するとともに、第２のメモリ制御回路は、ＤＲＡＭのリフレッシュサイクルとメモリアクセス高速クロックに従った読み出し処理とを時分割に実行することを特徴とする請求項１に記載の画像処理装置。
- パイプラインバスに接続され、パイプラインバスを制御するパイプラインクロックに従って画像処理を実行する複数の画像処理モジュールと、
前記パイプラインクロックよりも高速なメモリアクセス高速クロックでアクセスされ、画像データが記憶される読み書き可能な少なくとも１つの画像記憶手段と、
前記画像記憶手段より画像データを前記メモリアクセス高速クロックに同期して時分割に入力するとともに前記画像処理モジュールに対し画像データをパイプラインクロックに従って出力する出力側画像データバッファと、前記画像処理モジュールよりパイプラインクロックに従って画像データを入力するとともに前記画像記憶手段に対して画像データを前記メモリアクセス高速クロックに同期して時分割に出力する入力側画像データバッファとを有するメモリ制御回路と、
を備えることを特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08178396A JP3547555B2 (ja) | 1996-04-03 | 1996-04-03 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08178396A JP3547555B2 (ja) | 1996-04-03 | 1996-04-03 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09274652A JPH09274652A (ja) | 1997-10-21 |
| JP3547555B2 true JP3547555B2 (ja) | 2004-07-28 |
Family
ID=13756090
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08178396A Expired - Fee Related JP3547555B2 (ja) | 1996-04-03 | 1996-04-03 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3547555B2 (ja) |
-
1996
- 1996-04-03 JP JP08178396A patent/JP3547555B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09274652A (ja) | 1997-10-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001084229A (ja) | Ｓｉｍｄ型プロセッサ | |
| JP3547555B2 (ja) | 画像処理装置 | |
| JP2000020451A (ja) | 情報処理装置および方法、並びに提供媒体 | |
| JPH0646413B2 (ja) | デ−タ処理プロセッサ | |
| JPH0586581B2 (ja) | ||
| JPS62182857A (ja) | 入出力制御装置 | |
| JP2001034588A (ja) | データ処理装置 | |
| JP2002140103A (ja) | サーボ制御装置及びその制御方法 | |
| JPS61260349A (ja) | メモリ選択方式 | |
| JP2579003B2 (ja) | メモリ間データ転送装置 | |
| JPS61282954A (ja) | アクセス制御方式 | |
| JPH0468459A (ja) | ディジタル信号処理装置 | |
| JPH0652101A (ja) | データバッファ用マルチポートメモリ | |
| JPS6097462A (ja) | 時分割メモリ共有型マルチマイクロプロセツサシステム | |
| JP2002297209A (ja) | シーケンス制御装置におけるシーケンスプログラム格納方法 | |
| JPH04209059A (ja) | 半導体集績回路 | |
| JPH03132841A (ja) | データ転送方式 | |
| JPS60253083A (ja) | 記憶装置制御方式 | |
| JPH03214275A (ja) | 半導体集積回路 | |
| JPH01233515A (ja) | 情報処理装置 | |
| JPH11110015A (ja) | Ｃｐｕモジュール間のデータ交換装置 | |
| JPH03211652A (ja) | ダイレクトメモリアクセス回路 | |
| JPH0589026A (ja) | プロセツサ、メモリ、およびデータ処理装置 | |
| JPH05313717A (ja) | 並列演算装置 | |
| JPH11143810A (ja) | メモリコントロール方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040109 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040406 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040414 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |