JPS61282954A - アクセス制御方式 - Google Patents
アクセス制御方式Info
- Publication number
- JPS61282954A JPS61282954A JP12374785A JP12374785A JPS61282954A JP S61282954 A JPS61282954 A JP S61282954A JP 12374785 A JP12374785 A JP 12374785A JP 12374785 A JP12374785 A JP 12374785A JP S61282954 A JPS61282954 A JP S61282954A
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- JP
- Japan
- Prior art keywords
- memory
- input
- output device
- processor
- access
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分升コ
この発明は、複数の処理装置による共通のメモリまたは
入出力装置に対するアクセスを制御するアクセス制御方
式に関する。
入出力装置に対するアクセスを制御するアクセス制御方
式に関する。
［従来の技術］
複数の処理装置がメモリまたは入出力装置を共有し、各
処理装置が非同期にメモリまたは入出力装置をアクセス
するシステムにおいては、アクセスの競合を避けるため
のアクセス制御を行う必要がある。
処理装置が非同期にメモリまたは入出力装置をアクセス
するシステムにおいては、アクセスの競合を避けるため
のアクセス制御を行う必要がある。
従来、そのようなシステムにおいては、例えば第３図に
示すように、２台の処理装置３０とメモリまたは入出力
装置３２との間に競合制御回路３４を介在させている。
示すように、２台の処理装置３０とメモリまたは入出力
装置３２との間に競合制御回路３４を介在させている。
各処理装置３０は、メモリまたは人出力ｖｉＲ３２をア
クセスする場合、競合制御回路３４に対してリクエスト
を出し、競合制御回路３４からのリクエスト受付信号を
受は付けた後、メモリまたは入出力装置３２をアクセス
する。
クセスする場合、競合制御回路３４に対してリクエスト
を出し、競合制御回路３４からのリクエスト受付信号を
受は付けた後、メモリまたは入出力装置３２をアクセス
する。
［解決しようとする問題点］
このような従来のアクセス制御方式においては、かなり
複雑高価な競合制御回路を必要とするとともに、複数の
処理装置が同時にリクエストを発行した場合、ある処理
装置のリクエストが完了するまで、他の処理装置のアク
セスが待たされる、などの問題がある。
複雑高価な競合制御回路を必要とするとともに、複数の
処理装置が同時にリクエストを発行した場合、ある処理
装置のリクエストが完了するまで、他の処理装置のアク
セスが待たされる、などの問題がある。
［発明の目的コ
この発明の目的は、従来のような複雑な競合制御回路な
どを用いずに、アクセス競合を防止でき、かつスループ
ットの向上を図り得るアクセス制御方式を提供すること
にある。
どを用いずに、アクセス競合を防止でき、かつスループ
ットの向上を図り得るアクセス制御方式を提供すること
にある。
［問題点を解決するための手段コ
このようなＬ１的を達成するために、この発明にあって
は、共通のメモリまたは入出力装置を非同期にアクセス
する複数の処理装置のマシンサイクルの位相を相互にず
らすとともに、前記各処理装置を時分割的に前記メモリ
または入出力装置に選択接続する手段を、前記各処理装
置と前記メモリまたは入出力装置との間に挿入する。
は、共通のメモリまたは入出力装置を非同期にアクセス
する複数の処理装置のマシンサイクルの位相を相互にず
らすとともに、前記各処理装置を時分割的に前記メモリ
または入出力装置に選択接続する手段を、前記各処理装
置と前記メモリまたは入出力装置との間に挿入する。
［作用］
各処理装置のマシンサイクルの位相が相互にずらされ、
また各処理装置は時分割的に共有のメモリまたは入出力
装置に選択接続されるため、処理装置間のアクセスの競
合を完全に防止できる。また、前記選択接続のための手
段は、後述のようにセレクタ回路などによって実現でき
るため、アクセス制御系を従来より大幅に簡略化し得る
。
また各処理装置は時分割的に共有のメモリまたは入出力
装置に選択接続されるため、処理装置間のアクセスの競
合を完全に防止できる。また、前記選択接続のための手
段は、後述のようにセレクタ回路などによって実現でき
るため、アクセス制御系を従来より大幅に簡略化し得る
。
［実施例］
以Ｆ１この発明の一実施例について、図面を参照して説
明する。
明する。
第１図は、この発明の一実施例を示す概略ブロック図で
ある。この図に示すように、この実施例においては、２
台の処理装置１０Ａ、ＩＯＢがあり、１２は画処理装置
に共有されるメモリまたは入出力装置である。メモリま
たは入出力装置１２と、処理装置１０Ａ、ＩＯＢの間に
はセレクタ回路１４が挿入されている。
ある。この図に示すように、この実施例においては、２
台の処理装置１０Ａ、ＩＯＢがあり、１２は画処理装置
に共有されるメモリまたは入出力装置である。メモリま
たは入出力装置１２と、処理装置１０Ａ、ＩＯＢの間に
はセレクタ回路１４が挿入されている。
この実施例におけるアクセス制御について、第２図のタ
イミング図を参照して説明する。
イミング図を参照して説明する。
第２図（ａ）は処理装置１０Ａのマシンサイクルを示し
、同図（Ｃ）は処理装置１０Ｂのマシンサイクルである
。両図に見られるように、処理装置１０Ａ、ＩＯＨのマ
シンサイクルは相互に半サイクルだけ位相がずらされて
いる。そして、処理５５ＲＩＯＡ、ＩＯＢのアクセスの
タイミングは第２図（ｂ）、（ｄ）に示す通りである。
、同図（Ｃ）は処理装置１０Ｂのマシンサイクルである
。両図に見られるように、処理装置１０Ａ、ＩＯＨのマ
シンサイクルは相互に半サイクルだけ位相がずらされて
いる。そして、処理５５ＲＩＯＡ、ＩＯＢのアクセスの
タイミングは第２図（ｂ）、（ｄ）に示す通りである。
一方、セレクタ回路１４は、処理装置１０Ａ。
１０Ｂを、時分割的にメモリまたは入出力装置１２に選
択接続するための手段であり、これにより接続された処
理４Ａ置のアクセスだけが許可されることになる。この
選択接続のための制御信号として、第２図（ｅ）に示す
アクセス切替信号がセレクタ回路１４に供給される。セ
レクタ回路１４は、アクセス切替信号がＨレベルの期間
に処理装置ｌＯＡをメモリまたは入出力装置１２に論理
的に接続し、アクセス切替信号がＬりべの期間に他方の
処理装置１０Ａをメモリまたは入出力装置１２に論理的
に接続する。
択接続するための手段であり、これにより接続された処
理４Ａ置のアクセスだけが許可されることになる。この
選択接続のための制御信号として、第２図（ｅ）に示す
アクセス切替信号がセレクタ回路１４に供給される。セ
レクタ回路１４は、アクセス切替信号がＨレベルの期間
に処理装置ｌＯＡをメモリまたは入出力装置１２に論理
的に接続し、アクセス切替信号がＬりべの期間に他方の
処理装置１０Ａをメモリまたは入出力装置１２に論理的
に接続する。
アクセス切替信号と、各処理装置のアクセスとの時間関
係は第２図の通りであるから、アクセスの競合は完全に
なくなる。しかして、従来のような、他の処理装置によ
るアクセスの完了待ちによるスループット低下を避けら
れ、その分だけスループットが向上する。
係は第２図の通りであるから、アクセスの競合は完全に
なくなる。しかして、従来のような、他の処理装置によ
るアクセスの完了待ちによるスループット低下を避けら
れ、その分だけスループットが向上する。
また、前記セレクタ回路１４は、従来の競合制御回路に
比較し、遥に単純な回路であり、安価に実現可能である
。
比較し、遥に単純な回路であり、安価に実現可能である
。
なお、処理装置１０Ａ、ＩＯＨのマシンサイクルを前述
のように半サイクルだけ相互に位相をずらした関係に維
持するためには、処理装置１０Ａ。
のように半サイクルだけ相互に位相をずらした関係に維
持するためには、処理装置１０Ａ。
１０Ｂ間で同期信号を授受するが、これｃ１図中省略さ
れている。
れている。
以上、２台の処理装置によりメモリまたは入出力装置を
共有する実施例について説明したが、この発明は、３台
以上の処理装置によりメモリまたは入出力装置を共有す
るシステムにおいても、同様に適用できるものである。
共有する実施例について説明したが、この発明は、３台
以上の処理装置によりメモリまたは入出力装置を共有す
るシステムにおいても、同様に適用できるものである。
［発明の効果］
以上説明したように、この発明によれば、共通のメモリ
または入出力装置を非同期にアクセスする複数の処理装
置のマシンサイクルの位相を相互にずらすとともに、前
記各処理装置を時分割的に前記メモリまたは入出力装置
に選択接続する手段を、前記各処理装置と前記メモリま
たは入出力装置との間に挿入することにより、処理装置
間のアクセスの競合を完全に防止し、スルーブツトを向
上することができるとともに、従来方式における競合制
御回路のような複雑高価な手段が不要になリ、アクセス
制御系を単純化、低コスト化できる、などの効果を達成
できる。
または入出力装置を非同期にアクセスする複数の処理装
置のマシンサイクルの位相を相互にずらすとともに、前
記各処理装置を時分割的に前記メモリまたは入出力装置
に選択接続する手段を、前記各処理装置と前記メモリま
たは入出力装置との間に挿入することにより、処理装置
間のアクセスの競合を完全に防止し、スルーブツトを向
上することができるとともに、従来方式における競合制
御回路のような複雑高価な手段が不要になリ、アクセス
制御系を単純化、低コスト化できる、などの効果を達成
できる。
第１図はこの発明の一実施例を示す概略ブロック図、第
２図は同実施例におけるアクセス制御を説明するための
タイミング図、第３図は従来のアクセス制御方式を示す
概略ブロック図である。 １０Ａ、ＩＯＢ・・・処理装置、１２・・・メモリまた
は入出力装置、１４−・・セレクタ回路。
２図は同実施例におけるアクセス制御を説明するための
タイミング図、第３図は従来のアクセス制御方式を示す
概略ブロック図である。 １０Ａ、ＩＯＢ・・・処理装置、１２・・・メモリまた
は入出力装置、１４−・・セレクタ回路。
Claims (1)
- （１）共通のメモリまたは入出力装置を非同期にアクセ
スする複数の処理装置のマシンサイクルの位相を相互に
ずらすとともに、前記各処理装置を時分割的に前記メモ
リまたは入出力装置に選択接続する手段を、前記各処理
装置と前記メモリまたは入出力装置との間に挿入するこ
とを特徴とするアクセス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12374785A JPS61282954A (ja) | 1985-06-07 | 1985-06-07 | アクセス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12374785A JPS61282954A (ja) | 1985-06-07 | 1985-06-07 | アクセス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61282954A true JPS61282954A (ja) | 1986-12-13 |
Family
ID=14868320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12374785A Pending JPS61282954A (ja) | 1985-06-07 | 1985-06-07 | アクセス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61282954A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6491194A (en) * | 1987-10-02 | 1989-04-10 | Casio Computer Co Ltd | Electronic musical instrument |
| EP0908829A1 (fr) * | 1997-10-09 | 1999-04-14 | STMicroelectronics SA | Procédé et système perfectionnés de contrÔle d'accès partagés à une mémoire vive |
| EP0908828A1 (fr) * | 1997-10-09 | 1999-04-14 | STMicroelectronics SA | Procédé et système contrÔle d'accès partagés à une mémoire vive |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116143A (ja) * | 1974-02-26 | 1975-09-11 |
-
1985
- 1985-06-07 JP JP12374785A patent/JPS61282954A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50116143A (ja) * | 1974-02-26 | 1975-09-11 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6491194A (en) * | 1987-10-02 | 1989-04-10 | Casio Computer Co Ltd | Electronic musical instrument |
| EP0908829A1 (fr) * | 1997-10-09 | 1999-04-14 | STMicroelectronics SA | Procédé et système perfectionnés de contrÔle d'accès partagés à une mémoire vive |
| EP0908828A1 (fr) * | 1997-10-09 | 1999-04-14 | STMicroelectronics SA | Procédé et système contrÔle d'accès partagés à une mémoire vive |
| FR2769727A1 (fr) * | 1997-10-09 | 1999-04-16 | St Microelectronics Sa | Procede et systeme de controle d'acces partages a une memoire vive |
| FR2769728A1 (fr) * | 1997-10-09 | 1999-04-16 | St Microelectronics Sa | Procede et systeme perfectionnes de controle d'acces partages a une memoire vive |
| US6505274B2 (en) | 1997-10-09 | 2003-01-07 | Stmicroelectronics S.A. | Processor and system for controlling shared access to a memory |
| US6587932B2 (en) | 1997-10-09 | 2003-07-01 | Stmicroelectronics S.A. | Processor and system for controlling shared access to a memory |
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