JPS6063654A - 共通並列バス方式 - Google Patents
共通並列バス方式Info
- Publication number
- JPS6063654A JPS6063654A JP16689283A JP16689283A JPS6063654A JP S6063654 A JPS6063654 A JP S6063654A JP 16689283 A JP16689283 A JP 16689283A JP 16689283 A JP16689283 A JP 16689283A JP S6063654 A JPS6063654 A JP S6063654A
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- Japan
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- master unit
- master
- units
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- Prior art date
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/16—Combinations of two or more digital computers each having at least an arithmetic unit, a program unit and a register, e.g. for a simultaneous processing of several programs
- G06F15/163—Interprocessor communication
- G06F15/17—Interprocessor communication using an input/output type connection, e.g. channel, I/O port
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/368—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control
- G06F13/372—Handling requests for interconnection or transfer for access to common bus or bus system with decentralised access control using a time-dependent priority, e.g. individually loaded time counters or time slot
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ）１発明の技術分野
本発明はマイクロ・プロセッサを使用する実時間処理す
る時分割多重装置に係り、特に二個のマスター・ユニッ
トが自己の実時間処理に関係なく同時に共通並列バスを
利用出来る様に時分割でデータの送受を行う共通並列バ
ス方式に関するものである。
る時分割多重装置に係り、特に二個のマスター・ユニッ
トが自己の実時間処理に関係なく同時に共通並列バスを
利用出来る様に時分割でデータの送受を行う共通並列バ
ス方式に関するものである。
（ｂ）、従来技術の問題点
第１図は従来技術による二個のマスター・ユニットと複
数個のスレーブ・ユニットが通信の為共通の並列バスを
備え前記各マスク・ユニットが夫々独立な任意のタイミ
ングにより前記スレーブ・ユニットの内の任意の一つに
データを入出力するシステムの一実施例を示すブロック
図である。
数個のスレーブ・ユニットが通信の為共通の並列バスを
備え前記各マスク・ユニットが夫々独立な任意のタイミ
ングにより前記スレーブ・ユニットの内の任意の一つに
データを入出力するシステムの一実施例を示すブロック
図である。
図中、ＭＡＳＴＥＲＩ、ＭＡＳＴＥＲ２は夫々マスター
・ユニット、５ＬＡＶＥ、１〜５ＬＡＶＥｎは夫々スレ
ーブ・ユニット、ＢＵＳは共通並列バスを表す。
・ユニット、５ＬＡＶＥ、１〜５ＬＡＶＥｎは夫々スレ
ーブ・ユニット、ＢＵＳは共通並列バスを表す。
従来技術に依ると第１図に示す様に二個のマイクロ・プ
ロセッサが一個のデータ・バスを共同で使用する場合、
成るマスター・ユニットが此のデータ・バスを使用して
データの送受を行う時は、他のマスター・ユニットはデ
ータがぶつかり合うのを避ける為、他のマスター・ユニ
ットのフラグをソフトウェアにより常に監視し、利用中
のマスター・ユニットがデータの送受を終了する迄待機
していた。
ロセッサが一個のデータ・バスを共同で使用する場合、
成るマスター・ユニットが此のデータ・バスを使用して
データの送受を行う時は、他のマスター・ユニットはデ
ータがぶつかり合うのを避ける為、他のマスター・ユニ
ットのフラグをソフトウェアにより常に監視し、利用中
のマスター・ユニットがデータの送受を終了する迄待機
していた。
従って此の様な従来方式では成るマスター・ユニットが
データの送受を行う為長時間にわたりバスを使用してい
る場合には、他のマスター・ユニットは処理を事実上停
止しなければならないと云う欠点があった。
データの送受を行う為長時間にわたりバスを使用してい
る場合には、他のマスター・ユニットは処理を事実上停
止しなければならないと云う欠点があった。
（Ｃ）０発明の目的
本発明の目的は従来技術の有する上記の欠点を除去し、
二個のマスター・ユニットが共に其の処理を停止するこ
となく時分割で共通並列バスを利用出来る方式を提供す
ることである。
二個のマスター・ユニットが共に其の処理を停止するこ
となく時分割で共通並列バスを利用出来る方式を提供す
ることである。
（ｄ）１発明の構成
上記の目的は本発明によれば、二個のマスク・ユニット
と複数個のスレーブ・ユニットが通信の為共通の並列バ
スを備え前記各マスク・ユニットが夫々独立な任意のタ
イミングにより前記スレーブ・ユニットの内の任意の一
つにデータを出力するシステムに於いて、前記マスク・
ユニット内部に時分割のタイミング信号を与え、且つ前
記マスク・ユニット内にデータ・セット・フラグを賦与
する回路、データ出カバソファ回路及びデータ出力制御
回路を設けることにより前記二個のマスク・ユニットが
時分割方式で前記共通の並列バスを利用出来る様にした
ことを特徴とする共通並列バス方式を提供することによ
り達成される。
と複数個のスレーブ・ユニットが通信の為共通の並列バ
スを備え前記各マスク・ユニットが夫々独立な任意のタ
イミングにより前記スレーブ・ユニットの内の任意の一
つにデータを出力するシステムに於いて、前記マスク・
ユニット内部に時分割のタイミング信号を与え、且つ前
記マスク・ユニット内にデータ・セット・フラグを賦与
する回路、データ出カバソファ回路及びデータ出力制御
回路を設けることにより前記二個のマスク・ユニットが
時分割方式で前記共通の並列バスを利用出来る様にした
ことを特徴とする共通並列バス方式を提供することによ
り達成される。
（ｅ）０発明の実施例
第２図は本発明の一実施例を示すマスター・ユニットの
ブロック図である。
ブロック図である。
図中、Ｄ−Ｌはデータ・ラッチ、Ｄ−Ｆはデータ・セッ
ト・フラグ、Ｄ−Ｂはデータ出カバソファ、Ｄ−Ｃはデ
ータ出力コントロールであり、其の他の記号、数字は第
１図と同一である。
ト・フラグ、Ｄ−Ｂはデータ出カバソファ、Ｄ−Ｃはデ
ータ出力コントロールであり、其の他の記号、数字は第
１図と同一である。
第３図は第２図の動作を説明するタイム・チャートであ
る。
る。
本発明の要点は、マスター・ユニットが従来と同じ処理
によりバスにデータを出力する時、此の出力データを一
時的にクラッチし、マスター・ユニット間で時分割利用
のためのタイミングの受け渡しにより前記一時的にクラ
ッチしたデータをバスに出力する様にするものである。
によりバスにデータを出力する時、此の出力データを一
時的にクラッチし、マスター・ユニット間で時分割利用
のためのタイミングの受け渡しにより前記一時的にクラ
ッチしたデータをバスに出力する様にするものである。
以下図に従って本発明の詳細な説明する。
第３図の■は共通並列バスのコントロール・タイミング
・パルスであり、此のコントロール・タイミング・パル
スは通常マスター・ユニットＭＡＳＴＥＲ１のクロック
を使用している。
・パルスであり、此のコントロール・タイミング・パル
スは通常マスター・ユニットＭＡＳＴＥＲ１のクロック
を使用している。
又マスター・ユニットＭＡＳＴＥＲ２のクロックは通常
マスター・ユニットＭＡＳＴＥＲ１のクロックを使用し
、マスター・ユニットＭＡＳＴＥＲ１のクロックが故障
の時はマスター・ユニットＭＡＳＴＥＲ２のクロックを
使用する。
マスター・ユニットＭＡＳＴＥＲ１のクロックを使用し
、マスター・ユニットＭＡＳＴＥＲ１のクロックが故障
の時はマスター・ユニットＭＡＳＴＥＲ２のクロックを
使用する。
第３図の■はマスター・ユニットＭＡＳＴＥＲ１がデー
タ・バスを利用しようとする時点、第３図の■はマスタ
ー・ユニットＭＡＳＴＥＲ２がデータ・バスを利用しよ
うとする時点を夫々示す図で、第３図の■及び■に於い
て、０印はデータ・バスを利用しようとする時点を示し
、其の中の数字はデータの番号を表す。
タ・バスを利用しようとする時点、第３図の■はマスタ
ー・ユニットＭＡＳＴＥＲ２がデータ・バスを利用しよ
うとする時点を夫々示す図で、第３図の■及び■に於い
て、０印はデータ・バスを利用しようとする時点を示し
、其の中の数字はデータの番号を表す。
今マスター・ユニットＭＡＳＴＥＲ１とマスター・ユニ
ットＭＡＳＴＥＲ２が全く同時にデータ・バスを利用し
ようとしたとする。
ットＭＡＳＴＥＲ２が全く同時にデータ・バスを利用し
ようとしたとする。
即ちマスター・ユニットＭＡＳＴＥＲＩに於いて、デー
タが転送される為にデータ・ラッチＤ・Ｌに入力され、
書込みタイミング＊Ｗが印加した時点で、データ・セン
ト・フラグＤ−Ｆはセントされる。此の結果データ出力
コントロールＤ−Ｃに信号を送る。マスター・ユニット
ＭＡＳＴＥＲ１とマスター・ユニットＭＡＳＴＥＲ２の
夫々のデータ出力コントロールＤ−Ｃは相互に接続され
、早くセントされた方が他のセットを禁止する。然し同
時にセットされた時はマスター・ユニットＭＡＳＴＥＲ
ｌ側のデータ出力コントロールＤ−Ｃが優先する様にな
っている。第３図の■はマスター・ユニットＭＡＳＴＥ
ＲＩの書込みタイミング＊Ｗを示し、このパルスの立ち
上がり（↑ａ印で示す）で、データ・セント・フラグＤ
−Ｆを第３図の■に示す様にセントする。
タが転送される為にデータ・ラッチＤ・Ｌに入力され、
書込みタイミング＊Ｗが印加した時点で、データ・セン
ト・フラグＤ−Ｆはセントされる。此の結果データ出力
コントロールＤ−Ｃに信号を送る。マスター・ユニット
ＭＡＳＴＥＲ１とマスター・ユニットＭＡＳＴＥＲ２の
夫々のデータ出力コントロールＤ−Ｃは相互に接続され
、早くセントされた方が他のセットを禁止する。然し同
時にセットされた時はマスター・ユニットＭＡＳＴＥＲ
ｌ側のデータ出力コントロールＤ−Ｃが優先する様にな
っている。第３図の■はマスター・ユニットＭＡＳＴＥ
ＲＩの書込みタイミング＊Ｗを示し、このパルスの立ち
上がり（↑ａ印で示す）で、データ・セント・フラグＤ
−Ｆを第３図の■に示す様にセントする。
同様に第３図の■に示す時点でマスター・ユニットＭＡ
ＳＴＥＲ２がデータ・バスを利用しようとして、データ
がデータ・ラッチＤ−Ｌに入力し、第３図の■に示す書
込みタイミング＊Ｗが印加した時点で、データ・セント
・フラグＤ−Ｆは第３図の■に示す様にセットされる。
ＳＴＥＲ２がデータ・バスを利用しようとして、データ
がデータ・ラッチＤ−Ｌに入力し、第３図の■に示す書
込みタイミング＊Ｗが印加した時点で、データ・セント
・フラグＤ−Ｆは第３図の■に示す様にセットされる。
前述した様に両者は全く同時に発生したとするとマスタ
ー・ユニットＭＡＳＴＥＲＩのデータ出力コントロール
Ｄ−Ｃの働きによりマスター・ユニットＭＡＳＴＥＲ１
が優先採用され、第３図の■に示す様にマスター・ユニ
ットＭＡＳＴＥＲＩのデータ出力バッファＤ−Ｂに格納
されていたデータが共通並列バスを通って、１マシン・
サイクルの時間だけ所定のスレーブ・ユニットＳ ＬＡ
ＶＥに転送される。尚第３図の■はスレーブ・ユニット
のラッチ・タイミングを示す。
ー・ユニットＭＡＳＴＥＲＩのデータ出力コントロール
Ｄ−Ｃの働きによりマスター・ユニットＭＡＳＴＥＲ１
が優先採用され、第３図の■に示す様にマスター・ユニ
ットＭＡＳＴＥＲＩのデータ出力バッファＤ−Ｂに格納
されていたデータが共通並列バスを通って、１マシン・
サイクルの時間だけ所定のスレーブ・ユニットＳ ＬＡ
ＶＥに転送される。尚第３図の■はスレーブ・ユニット
のラッチ・タイミングを示す。
１マシン・サイクルの時間だけデータを転送すると、第
３図の■に示すパルスの立ち上がりにより （↑ｂ印で
示す）、第３図の■に示すマスター・ユニットＭＡＳＴ
ＥＲＩのフラグはりセントされるが、第３図の■に示す
様にマスター・ユニッ）ＭＡＳＴＥＲ２のフラグはセン
トされているので、今度はマスター・ユニソ）ＭＡＳＴ
ＥＲ２のデータ出力バッファＤ−Ｈに格納されていたデ
ータが共通並列バスを通って、■マシン・サイクルの時
間だけ所定のスレーブ・ユニット５ＬＡＶＨに転送され
、同様にマスター・ユニットＭＡＳＴＥＲ２のフラグは
りセントされる。
３図の■に示すパルスの立ち上がりにより （↑ｂ印で
示す）、第３図の■に示すマスター・ユニットＭＡＳＴ
ＥＲＩのフラグはりセントされるが、第３図の■に示す
様にマスター・ユニッ）ＭＡＳＴＥＲ２のフラグはセン
トされているので、今度はマスター・ユニソ）ＭＡＳＴ
ＥＲ２のデータ出力バッファＤ−Ｈに格納されていたデ
ータが共通並列バスを通って、■マシン・サイクルの時
間だけ所定のスレーブ・ユニット５ＬＡＶＨに転送され
、同様にマスター・ユニットＭＡＳＴＥＲ２のフラグは
りセントされる。
同様に第３図の■に於いて数字３が口で囲まれた時点に
マスター・ユニットＭＡＳＴＥＲＩがデータ・バスを利
用しようとし、第３図の■に於いて数字４が口で囲まれ
た時点にマスター・ユニソ）ＭＡＳＴＥＲ２がデータ・
ハスを利用しようとしたとする。此の場合は図から明ら
かな様にマスター・ユニットＭＡＳＴＥＲ２のデータ・
セント・フラグＤ−Ｆはマスター・ユニットＭＡＳＴＥ
Ｒ１のデータ・セット・フラグＤ−Ｆより時間的ニ早＜
セットされるので、今度はマスター・ユニットＭＡＳＴ
ＥＲ２側が先にデータを転送し、次にマスター・ユニッ
トＭＡＳＴＥＲｌがデータを転送する。
マスター・ユニットＭＡＳＴＥＲＩがデータ・バスを利
用しようとし、第３図の■に於いて数字４が口で囲まれ
た時点にマスター・ユニソ）ＭＡＳＴＥＲ２がデータ・
ハスを利用しようとしたとする。此の場合は図から明ら
かな様にマスター・ユニットＭＡＳＴＥＲ２のデータ・
セント・フラグＤ−Ｆはマスター・ユニットＭＡＳＴＥ
Ｒ１のデータ・セット・フラグＤ−Ｆより時間的ニ早＜
セットされるので、今度はマスター・ユニットＭＡＳＴ
ＥＲ２側が先にデータを転送し、次にマスター・ユニッ
トＭＡＳＴＥＲｌがデータを転送する。
尚第３図に於いて、αはマスター・ユニットＭＡＳＴＥ
Ｒ１が共通並列バスを使用している時間を表し、βはマ
スター・ユニットＭＡＳＴＥＲ２が共通並列バスを使用
している時藺を表わす。
Ｒ１が共通並列バスを使用している時間を表し、βはマ
スター・ユニットＭＡＳＴＥＲ２が共通並列バスを使用
している時藺を表わす。
一般にデータを一回転送する時、マスター・ユニットＭ
ＡＳＴＥＲ内のマイクロ・プロセッサは数マシン・サイ
クル此の処理に時間がかかる。即ち、自己のリード・オ
ンリー・メモリＲＯＭからマイクロ・プロセッサが命令
を読み出すのに１マシン・サイクル、オペランドを読み
取るのに１マシン・サイクル、データを出力するのに１
マシン・サイクル、合計して最低で３マシン・サイクル
程度は普通必要とするのに対し、本発明に依る共通並列
バスはデータを一回転送するのに占有される時間は１マ
シン・サイクルであるので、前述の如く時分割で共通並
列バスを使用する様にすることにより、各マスター・ユ
ニットＭＡＳＴＥＲが同時に連続的に共通並列バスにデ
ータを出力している場合でもデータがぶつかり合うこと
はない。
ＡＳＴＥＲ内のマイクロ・プロセッサは数マシン・サイ
クル此の処理に時間がかかる。即ち、自己のリード・オ
ンリー・メモリＲＯＭからマイクロ・プロセッサが命令
を読み出すのに１マシン・サイクル、オペランドを読み
取るのに１マシン・サイクル、データを出力するのに１
マシン・サイクル、合計して最低で３マシン・サイクル
程度は普通必要とするのに対し、本発明に依る共通並列
バスはデータを一回転送するのに占有される時間は１マ
シン・サイクルであるので、前述の如く時分割で共通並
列バスを使用する様にすることにより、各マスター・ユ
ニットＭＡＳＴＥＲが同時に連続的に共通並列バスにデ
ータを出力している場合でもデータがぶつかり合うこと
はない。
此れはマスター・ユニットＭＡＳＴＥＲが共通並列バス
の使用状態をソフトウェアにより監視する必要のないこ
とを意味し、各マスター・ユニットＭＡＳＴＥＲの処理
能力を増大する。
の使用状態をソフトウェアにより監視する必要のないこ
とを意味し、各マスター・ユニットＭＡＳＴＥＲの処理
能力を増大する。
（ｆ）０発明の効果
以上詳細に説明した様に本発明によれば、二個のマスタ
ー・ユニットが共に其の処理を停止することなく時分割
で共通並列バスを利用出来る方式を実現出来ると云う大
きい効果がある。
ー・ユニットが共に其の処理を停止することなく時分割
で共通並列バスを利用出来る方式を実現出来ると云う大
きい効果がある。
第１図は従来技術による二個のマスター・ユニットと複
数個のスレーブ・ユニットが通信の為共通の並列バスを
備え前記各マスク・ユニットが夫々独立な任意のタイミ
ングにより前記スレーブ・ユニットの内の任意の一つに
データを出力するシステムの一実施例を示すブロック図
である。 第２図は本発明の一実施例を示すマスター・ユニットの
ブロック図である。 第３図は第２図の動作を説明するタイム・チャートであ
る。 図中、ＭＡＳＴＥＲＩ、ＭＡＳＴＥＲ２は夫々マスター
・ユニット、５ＬＡＶＥＩ 〜５ＬＡＶＥｎは夫々スレ
ーブ・ユニット、ＢＵＳは共通並列バス、Ｄ−Ｌはデー
タ・ランチ、Ｄ・Ｆはデータ・セント・フラグ、Ｄ−Ｂ
はデータ出カバソファ、Ｄ−Ｃはデータ出方コントロー
ルである。 午２目 ■ ■− ■− ヒーヒー 鴫＋す β σ
数個のスレーブ・ユニットが通信の為共通の並列バスを
備え前記各マスク・ユニットが夫々独立な任意のタイミ
ングにより前記スレーブ・ユニットの内の任意の一つに
データを出力するシステムの一実施例を示すブロック図
である。 第２図は本発明の一実施例を示すマスター・ユニットの
ブロック図である。 第３図は第２図の動作を説明するタイム・チャートであ
る。 図中、ＭＡＳＴＥＲＩ、ＭＡＳＴＥＲ２は夫々マスター
・ユニット、５ＬＡＶＥＩ 〜５ＬＡＶＥｎは夫々スレ
ーブ・ユニット、ＢＵＳは共通並列バス、Ｄ−Ｌはデー
タ・ランチ、Ｄ・Ｆはデータ・セント・フラグ、Ｄ−Ｂ
はデータ出カバソファ、Ｄ−Ｃはデータ出方コントロー
ルである。 午２目 ■ ■− ■− ヒーヒー 鴫＋す β σ
Claims (1)
- 二個のマスク・ユニットと複数個のスレーブ・ユニ、ト
が相互通信の為に使用する共通の並列バスを備え前記各
マスク・ユニットが夫々独立な任意のタイミングにより
前記スレーブ・ユニットの内の任意の一つにデータを出
力するシステムに於いて、前記マスク・ユニット内部に
時分割のタイミング信号を与え、且つ前記マスク・ユニ
７）内にデータ・セット・フラグを賦与する回路、デー
タ出力バッファ回路及びデータ出力制御回路を設けるこ
とにより前記二個のマスク・ユニットが時分割方式で前
記共通の並列バスを利用出来る様にしたことを特徴とす
る共通並列バス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16689283A JPS6063654A (ja) | 1983-09-10 | 1983-09-10 | 共通並列バス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16689283A JPS6063654A (ja) | 1983-09-10 | 1983-09-10 | 共通並列バス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6063654A true JPS6063654A (ja) | 1985-04-12 |
Family
ID=15839556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16689283A Pending JPS6063654A (ja) | 1983-09-10 | 1983-09-10 | 共通並列バス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6063654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144134A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 空間切替方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128731A (ja) * | 1974-09-04 | 1976-03-11 | Tokyo Shibaura Electric Co | |
| JPS5129731A (ja) * | 1974-09-05 | 1976-03-13 | Matsushita Electric Ind Co Ltd | Mukasochi |
-
1983
- 1983-09-10 JP JP16689283A patent/JPS6063654A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5128731A (ja) * | 1974-09-04 | 1976-03-11 | Tokyo Shibaura Electric Co | |
| JPS5129731A (ja) * | 1974-09-05 | 1976-03-13 | Matsushita Electric Ind Co Ltd | Mukasochi |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01144134A (ja) * | 1987-11-30 | 1989-06-06 | Nec Corp | 空間切替方式 |
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