JPH06295336A - ビデオ表示装置 - Google Patents

Abstract

(57)【要約】 【目的】 選択された処理アルゴリズムによりビデオ画
像の実時間表示を与える同時並列動作する一連のデータ
プロセッサを備えるビデオ表示装置を得る。 【構成】 各直列ビデオ影像の信号データは連続する等
しい時間スロットのデータパケットに組立てられ、該時
間スロットはデータバスで下流に伝送され、そのバスに
沿ってプロセッサが連続している。影像のパケットのヘ
ッダは、そのような影像が割り当てられている対応直列
プロセッサを識別し、かつそのようなパケットは選択さ
れたアルゴリズムに従って割り当てられたプロセッサに
より処理される。もし各プロセッサの処理時間がＮ個の
影像の期間に対応するなら、Ｎ個のプロセッサを使用す
ることによりｎ番目のプロセッサは（Ｎ＋ｎ）番目の影
像の到着時間までにｎ番目の完全影像の処理を完了し、
従って（Ｎ＋ｎ）個の影像の各系列は一連のプロセッサ
に循環的に割り当てられ、実時間で並列処理される。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、例えば評価すべき信号
処理アルゴリズムのような選択された信号処理アルゴリ
ズムに従ってビデオ画像の実時間表示を与えるよう並列
に同時に動作する一連のデータプロセッサを具えるビデ
オ表示装置に関する。

【０００２】

【従来の技術】ビデオ表示装置の製造寿命サイクルはビ
デオ信号処理回路の急速な出現と新規かつ改良された態
様と共に連続的に降下しており、かつそのような回路の
結果として付加された複雑性は開発時間、コストおよび
供給者のリスクを増大している。このことを最小にする
ために、計算機援用シミュレーションは評価すべき種々
の可能な信号処理アルゴリズムのビデオ画像の効果をシ
ミュレートするよう採用されている。画像を形成するラ
スタ影像（フィールドあるいはフレーム）の系列に対応
するビデオ信号は、実際のビデオ表示装置で採用された
信号処理回路の組合せに機能的に等価であるアルゴリズ
ムを実行するようプログラムされた計算機により処理さ
れ、かつそのように処理された信号は対応ビデオ画像が
形成されるビデオ表示端末に供給される。計算機プログ
ラムは変更でき、それにより満足できる結果が達成され
るまで画像を変更する。最終プログラムは標準信号処理
ブロックのシステムブロックダイアグラムに容易に変換
でき、それは計算機プログラムにより遂行されたアルゴ
リズムに対応する信号処理を与える集積回路製造用の論
理符号に順次変換できる。

【０００３】

【発明が解決しようとする課題】従前の技術はビデオ画
像を形成する１つあるいはほんの僅かな時間系列影像に
基づくシミュレーションの達成を教えるが、しかしこれ
は処理アルゴリズムから生じる時間効果を考慮していな
い。空間および時間効果双方のシミュレーションに対し
て、すべての連続ビデオ影像を使用して実時間で動作す
ることが必要である。しかし、ＮＴＳＣ基準あるいは提
案されたＨＤＴＶ基準に従うような複合ビデオ信号につ
いての精巧な処理アルゴリズムの効果の実時間シミュレ
ーションはスーパーコンピュータ処理能力を必要としよ
う。この問題は非常に高い処理速度を達成するように並
列で動作する十分な数のプロセッサを使用するマルチプ
ロセッサアーキテクチャの採用によりアプローチされて
いる。

【０００４】既知のタイプのそのような実時間マルチプ
ロセッサビデオシュミレータアーキテクチャはニュージ
ャージ州、プリンストンのデービッド・サーノフ研究セ
ンタで開発された「プリンストン・エンジン（Princeto
n Engine）」であり、それは並列で動作する2,048 個ま
での高速マイクロプロセッサを採用している（「プリン
ストン・エンジン：実時間ビデオシュミレータ」、ディ
ー・チィン（D.Chin）等、計算機エレクトロニクスのア
イイーイーイートランザクション、第34巻、第２号、19
88年５月、頁285 −297 参照）。各プロセッサ段はビデ
オ画像の特定のフィールドの異なる領域に割り当てら
れ、それにより各個別プロセッサにより処理すべきデー
タの量を低減している。しかし、影像の所与の領域で生
成された効果が影像フィールドの１つ以上の他の領域の
処理アルゴリズムの効果によって影響されるから、その
ような並列アーキテクチャはたとえ僅かなそのようなチ
ャネルが特定の影像フィールドに実際に要求されても複
合プログラミングと多数の段間通信チャネルを要求す
る。従ってシステムは相対的に効率が悪い。

【０００５】

【課題を解決するための手段】本発明によるビデオ信号
処理装置の並列計算機アーキテクチャは、例えば各々の
全影像が各プロセッサにより処理されなければならない
ビデオ画像の連続フィールドあるいはフレームのような
直列ビデオ影像の発生、処理および操作により対処され
る出願者による実現に基づいている。Ｎ個のプロセッサ
により、Ｎ個の完全影像を同時に処理することが可能で
あり、かつその割り当てられた影像の処理の間に各プロ
セッサはその影像のすべての空間および時間データへの
アクセスを有している。プロセッサ相互間通信チャネル
の必要性はそれにより大いに低減される。

【０００６】このことは例えばＴＶカメラやレーダある
いはビデオテープもしくはディスク再生装置のような影
像センサにより与えられた実時間ビデオデータ信号のビ
デオフィールドのような一連のビデオ影像のそれぞれの
一連のプロセッサへの割り当てを示す図１を参照して理
解できる。もし各プロセッサの所要の処理時間がＮ個の
連続影像の時間間隔に対応するなら、実時間処理はＮ個
の連続プロセッサにＮ個の入力影像フィールドの各連続
系列を循環的に割り当てることで達成できる。このよう
に、入力フィールド１はプロセッサ１に割り当てられ、
それは処理を開始する。プロセッサ２に割り当てられる
入力フィールド２が処理中に受信されると、それもまた
処理を開始する。Ｎ個の連続フィールドが受信された時
には、プロセッサ１は影像フィールド１の処理を完了
し、かつ結果を出力し、従ってフィールド（Ｎ＋１）の
処理を受信かつ開始するよう利用できる。入力フィール
ド（Ｎ＋２）が受信される時にはフィールド２の処理を
完了し、かつその結果を出力し、従ってそのようなフィ
ールド（Ｎ＋２）の処理を受信しかつ開始に利用でき
る。例えば40ＭHzで走行しかつ20ＭHzまで８バイトを読
み書きできるインテル80860 マイクロプロセッサを使用
して、一連の128 個の同一のプロセッサ（その各々は関
連メモリとバスコントローラを含んでいる）は現在のＮ
ＴＳＣ基準ならびに提案されたＨＤＴＶ基準に従ってビ
デオ信号の実時間処理を提供できる。プロセッサの必要
な数は評価すべきアルゴリズムの複雑性と生成すべきビ
デオ画像の大きさに依存する。というのは、これらは画
像の各影像フィールドの処理を完了する必要時間に影響
を及ぼすからである。

【０００７】もし時間データを含まないグラフィックス
のような空間データのみを処理すべきなら、それは必要
なプロセッサ段の数を低減する。これは各プロセッサが
全影像を取り扱うので、段の数の低減はビデオ画像のす
べての影像の計算速度を低減するのみであるが、しかし
画像サイズには影響を及ぼさないからである。これは現
在の並列プロセッサと対比される。既存の並列プロセッ
サは単一命令多重データ（ＳＩＭＤ：Single Instructi
on Multiple Data）動作モードを使用し、それにより各
段は所与のビデオ影像の局所領域に割り当てられ、ビデ
オデータはその領域で処理したりしなかったりすべきで
ある。その上、プリンストン・エンジンにより代表され
るようなＳＩＭＤアーキテクチャにより、ビデオ画像の
大きさはプロセッサ段の数により制限される。

【０００８】本発明によるビデオ表示装置はビデオ画像
を構成する一連の影像を表すディジタルビデオ信号処理
に適用されたような選択された処理アルゴリズムに従っ
てビデオ信号処理から生じるビデオ画像の実時間表示を
与える。この装置はビデオ信号を受信し、かつ連続デー
タパケットにデータを組立てる論理回路である入力イン
タフェースを具え、各パケットは所与のパケットが関係
するビデオ影像を識別するヘッダを含んでいる。入力イ
ンタフェースはデータパケットをデータバスに供給し、
該データバスに沿って連続セグメントにバスを動作中区
分する一連の３状態バスラッチであり、次のセグメント
への伝送は関連バスラッチにより制御されている。各バ
スラッチは受信データパケットを蓄積するレジスタと関
連バスセグメントにそのようなデータパケットの伝送を
制御する３状態バッファから構成されている。一連のプ
ロクラマブルバス相互接続コントローラは各バスセグメ
ントにそれぞれ連結され、各コントローラは対応バスセ
グメントのバスラッチを制御し、かつそのようなラッチ
に到着するデータパケットのヘッダからどの直列ビデオ
影像に到着パケットが関連するかを決定する。各直列ビ
デオ影像がそのような影像の所定の数の各連続グループ
の１つの対応直列連続ビデオ影像のパケットを選択し、
かつ次のバスセグメントのバスラッチに他のパケットが
下流に進行することを許容するようコントローラはプロ
グラムされている。一連のデータプロセッサは各バスセ
グメントと関連コントローラにそれぞれ連結され、その
各々は関連コントローラにより選択された各ビデオ影像
に関係するすべてのデータパケットをそのバスセグメン
トから受信する。各データプロセッサは適用可能な信号
処理アルゴリズムに従う選択された影像のデータパケッ
トを処理し、かつバス上に伝送するバスセグメントに処
理パケットを供給して戻すようプログラムされ、ここで
そのような伝送は関連コントローラにより同期されてい
る。データプロセッサの数Ｎは、各ビデオ影像に関係す
るすべてのデータパケットの処理がＮ個のビデオ影像の
期間内でその影像に割り当てられたプロセッサにより完
了され、従ってＮ個のビデオ影像の各連続系列がデータ
プロセッサの系列に連続コントローラにより循環的に割
り当てられる。このように、データプロセッサはビデオ
画像のそれぞれの全ビデオ影像のデータパケットを並列
にそれぞれ処理する。入力インタフェースと類似の論理
回路である出力インタフェースは処理データパケットを
バスの出力で受信し、かつビデオ表示端末に対してディ
ジタルビデオ信号の形式に戻すよう該データパケットを
組立てる。それにより表示端末は選択された信号処理ア
ルゴリズムに従ってビデオ画像を生成する。

【０００９】

【実施例】添付図面を参照して本発明を詳細に説明す
る。本発明の基本概念を例示する図１は既に前に説明さ
れている。図２はいかにして本発明によるビデオ表示装
置が信号処理回路設計のシミュレータ１として採用でき
るかをブロック形式で示している。ワークステーション
２はオブジェクトコードを発生かつコンパイルし、プロ
グラムは評価すべきビデオ信号処理アルゴリズムに対応
し、かつそれに従ってシミュレータ１をプログラムす
る。ワークステーション２それ自身は例えばコムディス
コシステムズ（Comdisco Systems）から利用できる信号
処理ワークベンチ（Signal Processing Workbench ：Ｓ
ＰＷ）のようなソフトウエアでプログラムされているプ
ロセッサであり、それはＡＳＩＣモジュールの標準ライ
ブラリの回路モジュールの論理ブロックダイアグラムに
従って信号処理アルゴリズムを創成する。それにより処
理アルゴリズムの修正は、修正されたアルゴリズムに従
って信号処理を与えるＡＳＩＣモジュールの対応ブロッ
クダイアグラムに直接変換できる。

【００１０】シミュレータ１は例えばＡ／Ｄ変換器３に
よりディジタル化されたアナログＮＴＳＣカラー信号あ
るいはＨＤＴＶカラー信号のようなディジタルビデオ信
号を受信する。元の信号に対応するビデオ画像はビデオ
モニター４上に同時に表示される。評価すべきアルゴリ
ズムに従うシミュレータ１による処理の後で、得られた
処理ディジタル信号はＤ／Ａ変換器５によりアナログ形
式に変換して戻され、かつシミュレートされた処理画像
が表示される別のビデオモニター６に供給される。処理
されたアナログ信号もまた他のビデオ装置で使用するた
めにＤ／Ａ変換器５から出力として利用可能である。

【００１１】図４のブロックダイヤグラムに示されたビ
デオ表示装置を参照すると、ビデオ画像の連続影像フィ
ールドに対応するディジタルビデオ入力信号はＩ／Ｏ入
力インタフェース11により受信される。これは図６ａを
参照して以下に詳細に記述される論理回路であり、それ
はデータバス13上に連続する等しい時間スロットで下流
に同期伝送するデータパケットに信号データを組立て
る。ビデオ信号にデータが存在しない時間スロットは空
きデータパケットであり、そのパケットは鉄道線路上の
連続車台でありかつ各々が空きもしくは満載であるもの
に概念的に類似している。入力インタフェース11もまた
各パケットにヘッダを備え、どの特定パケットに関係し
かつそのような影像あるいはそれから導かれた修正影像
が今後説明するように引き続く影像に関連するデータの
処理に必要であるかどうかを識別するデータを含んでい
る。所与のパケットに関連するヘッダは図３に示された
ように先行パケットで伝送されることが好ましい。そこ
ではデータパケットｎに割り当てられた時間スロットは
そのようなパケットのビデオデータを含む先行部分ＤＡ
ＴＡ（ｎ）を有し、それにはパケットｎよりも後の２時
間スロットであるデータパケット（ｎ＋２）のヘッダＨ
（ｎ＋２）を含むヘッダ部分が後続している。このよう
に、データパケットｎのヘッダＨ（ｎ）はそのようなパ
ケットの実際の到着に１時間スロット前のパケットを処
理するプロセッサにより受信され、、それによりパケッ
トが到着するや否やパケットの処理を開始するよう関連
プロセッサ時間が準備することを許容する。

【００１２】連続するバス相互接続３状態ラッチがデー
タバス13に沿って存在し、その３つ15, 17および19のみ
が示されているのだが、各々はレジスタ15ａとラッチ15
の３状態バッファ15ｂのようなレジスタと３状態バッフ
ァを具える回路であり、各３状態バッファは受信データ
パケットが次のバスセグメントもしくは関連プロセッサ
に伝えられるか、あるいは関連データプロセッサから受
信されたデータパケットがバスに供給される高インピー
ダンス「開放（open）」状態のいずれかを制御可能であ
る。そのような３状態バッファは例えばジェー・エル・
ヒルバーン（J.L. Hilburn ）等による「マイクロコン
ピュータ／マイクロプロセッサ」（プレンティスホール
社、頁41−42）に記載されている。ラッチは連続セグメ
ント13ａ，13ｂ，13ｃ等に動作中区分するのに役立ち、
近傍の下流バッファセグメントへの伝送は関連ラッチが
作動される場合にのみ生起する。各ラッチのレジスタは
受信データパケットを一時蓄積し、かつ関連３状態バッ
ファが作動する場合に近傍の下流バスセグメントに伝送
する蓄積パケットを読み出す。このことはデータのプロ
セッサ相互間交換を可能とし、それは実行すべきアルゴ
リズムが表示すべき時間効果を創成する場合に必要であ
る。

【００１３】第１の３状態ラッチ15に続くバスセグメン
ト13ａは第１データプロセッサＰ1に連結され、第２の
３状態ラッチ17に続く次のバスセグメント13ｂは第２デ
ータプロセッサＰ2 に連結され、第３の３状態ラッチ19
に続く次のバスセグメント13ｃは第３データプロセッサ
Ｐ3 に連結される等々である。データプロセッサ（今後
しばしばビデオプロセッサと規定される）は同一であ
り、その各々は上記のインテル80860 のようなマイクロ
プロセッサユニットを含んでいる。ビデオプロセッサＰ
1 を考察すると、それはマイクロプロセッサユニットμ
ｐ１に連結されたクロスバスイッチＳ1 を含み、それは
バスセグメント13ａにデータパケットを受信かつ供給
し、かつそれはさらにメモリユニットＭ1 に連結されて
いる。マイクロプロセッサμｐ１もまたそれ自身スイッ
チＳ1 とバスセグメント13ａに接続されているバスコン
トローラＣ1 にも連結されている。残りのビデオプロセ
ッサもまたそれぞれデータプロセッサＰ1 と同様にクロ
スバスイッチとメモリユニットを含み、バスアクセスは
その関連バスコントローラＣ2 およびＣ3 により制御さ
れる。各バスコントローラは関連ビデオプロセッサによ
るバスアクセスの制御に専用されたプロセッサであり、
関連バスラッチに到着したデータパケットのヘッダから
そのようなパケットのいずれが特定ビデオフィールドに
関係するかを決定する。バスコントローラはその連続す
るものが直列ビデオフィールドの連続するものに関連す
るパケットを選択し、かつ関連バスラッチが他のパケッ
トを変更されないバスの下流に進行することを許容する
よう制御する。選択されたビデオフィールドに関係する
パケットのビデオデータはバスラッチから関連ビデオプ
ロセッサに伝送され、そのようなパケットのヘッダはそ
れらが今や空きであり、かつ空きパケットがバス上で下
流に伝送されることを示すよう修正される。

【００１４】所与のビデオフィールドのデータパケット
の処理が完了すると（それは第１ビデオプロセッサＰ1
がＮ個の連続フィールドの特定のグループの最初である
場合であるのだが）、処理されたパケットはクロスバス
イッチＳ1 を介してメモリＭ1 に蓄積される。そのよう
なフィールドのすべてのパケットが処理された場合、マ
イクロプロセッサμｐ１は時間スロット（空きデータパ
ケット）が受信されると空き時間スロットによりバス13
上で下流に伝送するためにメモリＭ1 からバスセグメン
ト13ａに蓄積処理データパケットを伝送するようバスコ
ントローラＣ1に指令を与える。バスコントローラＣ1
は蓄積データパケットを伝送する要求の待ち行列を維持
し、各要求は蓄積パケットのメモリＭ1 にアドレスを与
える。空きパケット時間スロットが利用可能となると、
コントローラＣ1 はスイッチＳ1を作動して関連蓄積パ
ケットを送出し、かつ待ち行列からそのようなパケット
の伝送要求を除去する。バスコントローラが関連ビデオ
プロセッサを補助するプロセッサとして記述されていて
も、各ビデオプロセッサはハードウエアあるいはソフト
ウエアの形で関連バスコントローラを含むデータプロセ
ッサであり得ることは明らかであろう。

【００１５】空間領域の画像パラメータ、すなわち解像
度、色、コントラスト等の変動のみに影響を及ぼすアル
ゴリズムの場合に、各ビデオプロセッサは利用できる全
影像フィールドのすべてのデータを有しているから処理
は直接的である。そこで他の影像フィールドに関係する
データを備える必要はなく、従ってプロセッサ相互間通
信は不要である。特定のアルゴリズムが一層の処理時間
を必要とする場合に、このことは図１を参照して上に説
明されたようにデータバスに一層多くのビデオプロセッ
サを含むことにより簡単に達成できる。しかし時間領域
での処理はプロセッサ相互間通信を必要とする。この代
表的な例は３タップＦＩＲ計算を実行するために各プロ
セッサを必要とするアルゴリズムの場合に生じ、その各
々はその割り当てられた影像のデータのみならず２つの
最も近い上流プロセッサに割り当てられた２つの先行影
像に関連するデータにより供給される必要がある。この
ことを達成するために、割り当てられた影像を処理する
プロセッサＰ_n により受信されたデータのコピーおよび
その近傍の上流プロセッサＰ_n-1 からプロセッサＰ _n に
より受信されたデータのコピーを近傍の下流プロセッサ
Ｐ_n+1 に供給するようプロセッサＰ_n はそのバスコント
ローラＣ_n を制御する。もし３タップＩＩＲ計算が実行
されるべきなら、各プロセッサはその２つの近傍の上流
プロセッサにより生成された処理データを要求する。そ
の場合、プロセッサＰ_n はプロセッサＰ_n により生成さ
れた処理データのコピーおよびその近傍の上流プロセッ
サＰ_{n- 1} により生成された処理データのコピーをその近
傍の下流プロセッサＰ_n+1 に供給し、かつそのプロセッ
サによりプロセッサＰ_n に下流に送出した。

【００１６】そのようなプロセッサ相互間転送を与える
ために、プロセッサＰ_n によりその近傍の下流に送出す
べきパケットはプロセッサＰ_n のメモリＭ_n の第１個別
セクション（「出力ＦＩＦＯ」と呼ばれる）にプロセッ
サＰ_n により蓄積され、かつそれ自身の上流近傍からプ
ロセッサＰ_n により受信されたパケットはプロセッサＰ
_n のメモリＭ_n の第２個別セクション（「入力ＦＩＦ
Ｏ」と呼ばれる）に蓄積される。そのようなパケットは
特にＦＩＦＯパケットとして識別される。もしデータが
数段離れたプロセッサから必要とされるなら、データは
そのようなプロセッサのＦＩＦＯメモリセクションを通
して一時に１パケットを介在プロセッサを介して送出さ
れる。

【００１７】すべてのプロセッサにより生成された処理
データパケットはデータバス上を下流に伝送され、その
すべてのセグメントを横切った後で出力Ｉ／Ｏインタフ
ェース21で最終的に受信される。これは入力Ｉ／Ｏイン
タフェース11と実質的に同じであるが、しかしＤ／Ａ変
換の後でビデオ表示端末の入力端末に供給される複合デ
ィジタルビデオ出力信号の形式に処理データパケットを
戻すよう組立てるものである。

【００１８】データバス上の最後のプロセッサが所与の
シーケンスの最後の影像フィールド（該フィールドは連
続プロセッサに直列に割り当てるべき次のシーケンスの
第１影像フィールドに先立っている）を処理するから、
最後のプロセッサＰ_n が第１プロセッサＰ₁ と通信でき
ることが必要であるという状態が存在する。このことは
時間処理がビデオ信号に実行すべき場合に上述のように
生起する。従って、図５に示されたようにデータバスを
リング形式に配設することが好ましい。そこでは連続す
る３状態バスラッチはＬ₁ ，Ｌ₂ ，Ｌ₃ ，Ｌ₄ ，…Ｌ_n
と名付けられている。バスの下流方向は逆時計回りであ
り、かつデータパケットはセグメントからセグメントに
同期して循環する。この配列において単一Ｉ／Ｏインタ
フェース22のみが必要であり、かつバスに供給されるデ
ータパケットに入力ディジタル信号のデータを組立てる
のみならず、最後の３状態ラッチＬ_n から処理データパ
ケットを受信し、かつ処理されたビデオ画像を生成する
ためにビデオ表示端末を作動するようディジタル信号の
形式にそれらを組立てて戻すよう役立っている。従って
インタフェース22は図４のインタフェース11および21の
組合せに等価である。

【００１９】図３に示されたようなデータパケット伝送
のリング回線網はよく知られた技術であり、例えばエー
・エス・タネバウム（A. S. Tanebaum）によるテキス
ト、「コンピュータネットワーク」（第２版、1988年、
プレンティスホール社（Prentice Hall ）、頁153 −16
3 ）に記載されている。

【００２０】図６ａは図３の入力Ｉ／Ｏインタフェース
11のブロック線図であり、図６ｂは出力Ｉ／Ｏインタフ
ェース21のブロック線図である。図５のリングバス配列
において、双方とも単一複合回路22と共に含まれるであ
ろう。入力ポート23は入力ビデオ信号からの情報を同期
する影像フィールドを抽出しかつそれをデータパケット
アセンブラ論理段25に供給する回路である。出力ポート
27はビデオフィールドアセンブラ論理段29により生成さ
れた処理ディジタルビデオ信号に情報を同期する影像フ
ィールドを挿入する。データパケットアセンブラ25はプ
ロセッサメモリに蓄積できる大きさのパケットにビデオ
データを変換するデータシフタであり、かつデータパケ
ットに適当な識別ヘッダを含むための論理回路を含んで
ある。例えば、もしビデオ入力データワードが１バイト
幅なら、各データパケットの大きさは８個の個別ビデオ
パラメータを表す８バイトであろう。ビデオフィールド
アセンブラ29はシミュレートされたビデオ画像の生成に
使用されたモニタ用のビデオ信号の各連続フィールドに
対応するデータ語に処理データパケットを組立てるデー
タシフタであり、そのような各フィールドはパケットヘ
ッダにより識別される。パケットアセンブラ25に連結さ
れたバスインタフェース31は例えば40ＭHzのデータ速度
でデータを読み出す図３のデータバスの各データパケッ
トを一時蓄積するバッファメモリを含んでいる。ビデオ
フィールドアセンブラ29に連結されたバスインタフェー
ス33はバスから処理データパケットを受信し、かつ処理
ビデオ出力信号の同期フィールド速度でビデオ信号アセ
ンブラ29に各ビデオフィールドのパケットを供給する上
記の３状態ラッチ（レジスタと３状態バッファを具え
る）を含んでいる。図５のリングバス配列での使用に対
して、単一インタフェースはパケットアセンブラ25とビ
デオフィールドアセンブラ29の双方に多重化できること
は明らかであろう。

【００２１】再び図４を参照し、かつ第１バスセグメン
ト13ａを典型的なものとすると、バスセグメントを通し
て伝送を制御するバスラッチ15にヘッダが到着する場合
に、それはバスコントローラＣ₁ に伝送される。関係す
るデータパケットが空きか充満かをヘッダが意味するか
どうかがチェックされる。もし充満なら、コントローラ
Ｃ₁ はそのようなパケットが関連プロセッサＰ₁ に割り
当てるべきビデオフィールドに対するものであるかどう
かチェックする。もしそうなら、そのようなデータパケ
ットがラッチ15に到着する場合、コントローラＣ₁ はそ
のようなラッチがデータパケットをスイッチＳ₁ に伝送
するよう作動し、かつメモリＭ₁ にそのようなパケット
のデータを蓄積するようプロセッサＰ₁ はスイッチＳ₁
を作動する。コントローラＣ₁ もまたそのようなパケッ
トが今や空きを示すよう関連ヘッダを変更し、かつ空き
パケットは次のバスラッチ17に下流に伝送される。もし
ヘッダがプロセッサＰ₁ に割り当てられないビデオフィ
ールドに対するものであったなら、コントローラＣ₁ は
それを伝送し、関係するデータパケットをアンタッチバ
スに下流に伝送するようラッチ15を作動する。もし空き
データパケットに対するヘッダが到着しかつメモリＭ1
が処理されると、そこに蓄積されたデータパケットは伝
送の準備ができており、そのような処理データパケット
を記述する情報はバスコントローラＣ₁ によりヘッダに
置かれ、かつプロセッサＰ₁ はパケットが到着する場合
に空きパケットのデータバスにメモリＭ₁ からそのよう
なパケットの伝送を準備する。データバスは入力Ｉ／Ｏ
インタフェース11によりクロックされ、従ってすべての
データはそれにより同期される。

【００２２】ビデオ表示装置の特定の実施例において、
バス13は64ビットデータバスであり、128 個のビットプ
ロセッサが存在し、その各々は40ＭHzでクロックされた
インテル80860 マイクロプロセッサユニットを有してい
る。各プロセッサのメモリはスタチックコラムＤＲＡＭ
の64ビット幅のインタリーブされた２つのバンクから構
成され、各バンクは８Ｍバイトのメモリを備え、かつス
タチックコラムモードで50nsのサイクル時間を有してい
る。装置に供給された入力ビデオデータは入力Ｉ／Ｏイ
ンタフェース11により64ビットデータ語に変換される。

【００２３】バスが区分されているから、各セグメント
はそれぞれのプロセッサと関連し、かつすべてのプロセ
ッサは各完全ビデオ影像で同時に動作し、すなわちＮ個
のセグメントにより実効情報処理速度はＮ／２×ＢＷで
あり、ここでＢＷはバスの帯域幅である。それによりバ
ス帯域幅はＮ＝128 の場合にファクタ64だけ拡大され
る。

【００２４】本発明がそのある特定の実施例を参照して
説明されているが、本発明の本質的な教示と範囲を逸脱
することなく種々の修正と適応が行えることは当業者に
とって明らかであろう。

【図面の簡単な説明】

【図１】図１はフィールドのようなビデオ画像の連続ビ
デオ影像がいかにして同時に動作する連続データプロセ
ッサに割り当てられるかを示す線図である。

【図２】図２はビデオ画像に所望の効果を有する信号処
理回路の設計を決定するために、シミュレータとしての
本発明によるビデオ表示装置を採用するシステムのブロ
ック線図である。

【図３】図３はビデオシミュレータのデータバス上の連
続時間スロットで下流に伝送される、ヘッダを含むデー
タパケットの構造を示している。

【図４】図４は本発明によるビデオ表示装置のブロック
線図である。

【図５】図５は図３のビデオ表示装置のリングバス形態
である。

【図６】図６はインタフェースのブロック線図であり、
図６ａと図６ｂはそれぞれ入力および出力インタフェー
スを示している。

【符号の説明】

１ シミュレータ ２ ワークステーション ３ Ａ／Ｄ変換器 ４ ビデオモニタ ５ Ｄ／Ａ変換器 ６ ビデオモニタ 11 Ｉ／Ｏ入力インタフェース 13 データバス 13ａ バスセグメント 13ｂ バスセグメント 13ｃ バスセグメント 15 ３状態ラッチ 15ａ レジスタ 15ｂ ３状態バッファ 17 ３状態ラッチ 19 ３状態ラッチ 21 出力Ｉ／Ｏインタフェース 22 単一Ｉ／Ｏインタフェースあるいは単一複合回路 23 入力ポート 25 データパケットアセンブラ 27 出力ポート 29 ビデオフィールドアセンブラ 31 バスインタフェース 33 バスインタフェース

───────────────────────────────────────────────────── フロントページの続き (72)発明者 マイケル エプスタイン アメリカ合衆国 ニューヨーク州 10977 スプリング バレー ドーセット ロー ド 16

Claims (5)

【特許請求の範囲】
1. 【請求項１】 ビデオ画像を構成する時間系列ビデオ影
   像を表すディジタルビデオ信号に適用されるような選択
   された信号処理アルゴリズムに対応するビデオ画像の実
   時間表示を与えるビデオ表示装置において、 該装置が、 ビデオ信号を受信し、かつ連続する等しい時間スロット
   の連続データパケットに各逐次ビデオ影像のデータを組
   立る少なくとも１つの入力インタフェース手段であっ
   て、データパケットが関係するビデオ影像を識別するヘ
   ッダを各データパケットが含むもの、 連続するデータパケットを受信し、かつバスに沿って該
   データパケットを下流に伝送するデータバス、 その間
   で介在バスラッチにより伝送が制御される連続セグメン
   トにバスを動作中区分する上記のバスに沿う一連のバス
   相互接続ラッチ、 各バスセグメントに丁寧に連結された一連のプログラマ
   ブルバス相互接続コントローラであって、関連バスセグ
   メントのバスラッチを制御しかつそのようなバスラッチ
   で受信されたデータパケットのヘッダから特定のビデオ
   影像用のデータパケットのヘッダを決定するよう各コン
   トローラが適応され、各直列コントローラが１つの対応
   直列連続ビデオ影像のデータパケットを所定の数Ｎの直
   列ビデオ影像の各連続系列に選択するよう上記のコント
   ローラがプログラムされているもの、 各バスセグメントと対応コントローラにそれぞれ連結さ
   れた一連の少なくとも上記の数Ｎのデータプロセッサで
   あって、その各々は関連コントローラにより選択された
   ビデオ影像のすべてのデータパケットをそのバスセグメ
   ントから受信しかつ上記の選択された処理アルゴリズム
   に従ってデータパケットを処理するようプログラムさ
   れ、各データプロセッサは生成された処理データパケッ
   トを関連コントローラにより同期伝送してバスセグメン
   トに戻すよう供給するもの、 Ｎ個のビデオ影像の上記の系列の期間にその選択された
   ビデオ影像のデータパケットの処理を完了するよう各デ
   ータプロセッサが適応され、従ってＮ個のビデオ影像の
   各連続系列はビデオ画像の各完全ビデオ影像の並列デー
   タパケットに並列に処理する上記の一連のデータプロセ
   ッサに上記の一連のコントローラにより循環的に割り当
   てられ、かつ連続ビデオ影像の処理データパケットを上
   記のバスから受信しかつ出力ディジタルビデオ信号にそ
   のように処理されたデータパケットを組立る少なくとも
   １つの出力インタフェース、を具え、 それにより上記の出力ディジタル信号は上記の選択され
   た処理アルゴリズムに従ってビデオ画像をビデオ表示端
   末上に生成するよう適応されることを特徴とするビデオ
   表示装置。
2. 【請求項２】 処理されたビデオ信号を受信しかつそれ
   から上記のビデオ画像を生成する上記の出力インタフェ
   ース手段に連結されたビデオ表示端末を具えたことを特
   徴とする請求項１に記載のビデオ表示装置。
3. 【請求項３】 評価すべき選択された処理アルゴリズム
   がＦＩＲフィルタリングを要求する時間領域での処理を
   含み、かつ各データプロセッサが入力セクションと出力
   セクションを有するメモリを具え、各プロセッサＰ
   _n が、 （ｉ）近傍の上流プロセッサＰ_n-1 の出力メモリセクシ
   ョンから供給されたデータパケットをその入力メモリセ
   クションに受信し、それらは処理用データバスから上記
   の上流プロセッサにより受信されたデータパケットのコ
   ピーであり、 （ii）プロセッサＰ_n により処理するデータバスからプ
   ロセッサＰ_n により受信されたデータパケットのコピー
   と共にプロセッサＰ_n-1 から受信されたデータパケット
   をその出力メモリセクションに転送し、かつ （iii）バスコントローラＣ_n の制御の下で、近傍の下
   流プロセッサＰ_n+1 の入力メモリセクションにその出力
   メモリセクションのデータパケットを転送し、 それにより各プロセッサは近傍のプロセッサにより処理
   すべきビデオ影像のデータパケットを利用できるよう適
   応されることを特徴とする請求項１あるいは２に記載の
   ビデオ表示装置。
4. 【請求項４】 選択された処理アルゴリズムがＩＩＲフ
   ィルタリングを要求する時間領域での処理を含み、かつ
   各データプロセッサが入力セクションと出力セクション
   を有するメモリを具え、各プロセッサＰ_n が、 （ｉ）近傍の上流プロセッサＰ_n-1 の出力メモリセクシ
   ョンから供給されたデータパケットをその入力メモリセ
   クションに受信し、それらは上記のプロセッサＰ_n-1 に
   より生成された処理データパケットのコピーであり、 （ii）プロセッサＰ_n により生成された処理データパケ
   ットのコピーと共にプロセッサＰ_n-1 から受信されたデ
   ータパケットをその出力メモリセクションに転送し、か
   つ （iii）バスコントローラＣ_n の制御の下で、近傍の下
   流プロセッサＰ_n+1 の入力メモリセクションにその出力
   メモリセクションのデータパケットを転送し、 それにより各プロセッサは近傍のプロセッサにより生成
   された処理データパケットを利用できるよう適応される
   ことを特徴とする請求項１あるいは２に記載のビデオ表
   示装置。
5. 【請求項５】 上記のデータバスがリング形であり、か
   つ上記の入力インタフェース手段と出力インタフェース
   手段が、それぞれ上記のデータバスに双方のアセンブラ
   を多重化する手段を含む単一インタフェースに具えられ
   たデータパケットアセンブラとビデオフィールドアセン
   ブラであることを特徴とする請求項１から４のいずれか
   １つに記載のビデオ表示装置。