JPH0247757A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0247757A JPH0247757A JP19841788A JP19841788A JPH0247757A JP H0247757 A JPH0247757 A JP H0247757A JP 19841788 A JP19841788 A JP 19841788A JP 19841788 A JP19841788 A JP 19841788A JP H0247757 A JPH0247757 A JP H0247757A
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- processing
- processor
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- 239000000872 buffer Substances 0.000 claims abstract description 15
- 230000010365 information processing Effects 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 8
- 238000000034 method Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 235000013372 meat Nutrition 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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- Multi Processors (AREA)
- Image Processing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ）産業上の利用分計
Ｘ発明は、複数のプロセッサにより空間的ま九は時間的
に連続なデータ全処理するシステムにおイテ、特に各プ
ロセッサにデータ七供給する放送パス方式に関するもの
である。
に連続なデータ全処理するシステムにおイテ、特に各プ
ロセッサにデータ七供給する放送パス方式に関するもの
である。
口Ｊ従来の技術
画像処理や音声処理等における連続的な情報の処理を行
うシステムにおいて、その情報処理量が多くなると１つ
の１０セクサで情報処理をしてい友のではその処理時間
が長くなるりこのため従来では第１２図のようにメモ！
ｊ Ｉｌｒ内に蓄積され几画儂情報等の連続情報を複数
のプロセッサ１２＋ １２＋・・−でこのような情報処
理システムにおいて、１０セウサｔ２＋１２＋・・・は
アドレスバス、データバスパス（８Ｕ）を介して調停四
路＋３＋を仲介として、優先順にメモリＩＮ内のデータ
をアクセスする□ ハ】発明が解決しようとするａ！ａ りに一本のパス全便って個別にアクセスしようとする。
うシステムにおいて、その情報処理量が多くなると１つ
の１０セクサで情報処理をしてい友のではその処理時間
が長くなるりこのため従来では第１２図のようにメモ！
ｊ Ｉｌｒ内に蓄積され几画儂情報等の連続情報を複数
のプロセッサ１２＋ １２＋・・−でこのような情報処
理システムにおいて、１０セウサｔ２＋１２＋・・・は
アドレスバス、データバスパス（８Ｕ）を介して調停四
路＋３＋を仲介として、優先順にメモリＩＮ内のデータ
をアクセスする□ ハ】発明が解決しようとするａ！ａ りに一本のパス全便って個別にアクセスしようとする。
？！閣的あるいは時間的に連続なデータの処理は、実際
には周囲のデータの情報にもとすいて計算をする場合が
多く一メそ！ｊ ｌｌ＋などに蓄えた同じデータを複数
のプロセッサ１２＋１２＋・・・が何度もアクセスする
。この九め多くのプロセッサ１２＋１２Ｊ・・・が多く
のデータ？同時にアクセスしようとする時、りしかない
パスの取り合いとなシデータを取り込めず、データ待ち
金しているプロセッサは何も処理できないと云う無駄な
待ち時間が増大する１ま九、仮にうまくパスの競合を避
けることが出来ても、その調停に要する装置や制御方法
は複雑かつ高価なものとなる□ 二）！１Ｍ’に解決するための手段 本発明はこのような点に鑑みて為されｔものであって、
データ全連続的にパスに供給する入出力手段と、複数の
プロセッサへデータを取り込むタイミングを与えるタイ
ミング手段と、を設けている。
には周囲のデータの情報にもとすいて計算をする場合が
多く一メそ！ｊ ｌｌ＋などに蓄えた同じデータを複数
のプロセッサ１２＋１２＋・・・が何度もアクセスする
。この九め多くのプロセッサ１２＋１２Ｊ・・・が多く
のデータ？同時にアクセスしようとする時、りしかない
パスの取り合いとなシデータを取り込めず、データ待ち
金しているプロセッサは何も処理できないと云う無駄な
待ち時間が増大する１ま九、仮にうまくパスの競合を避
けることが出来ても、その調停に要する装置や制御方法
は複雑かつ高価なものとなる□ 二）！１Ｍ’に解決するための手段 本発明はこのような点に鑑みて為されｔものであって、
データ全連続的にパスに供給する入出力手段と、複数の
プロセッサへデータを取り込むタイミングを与えるタイ
ミング手段と、を設けている。
ホ】作 用
複数のプロセッサがパスの取り合いをすることなく、メ
モリ内のデータ’ｔ−１回パス上に送るだけで、全ての
プロセッサに必要なデータ１与えることが可能となる。
モリ内のデータ’ｔ−１回パス上に送るだけで、全ての
プロセッサに必要なデータ１与えることが可能となる。
へ）実施例
ｉｔ図はＸ発明データ伝送方式音用い几情報処理装置を
示す基本ブロック図であって、第１２図と同一部分には
同一符号を付しである。ｆｉｆｆＪ図において、データ
入出力装ｆｌ１４＋は、メモリＩｌｌ上のデータを処理
に適し比順番でパス（８０）上に流し、タイミング発生
装［ｉ５＋は、そのデータと同期した形で各）゛クセフ
サ＋２１１２１・・・へのデータを取り込むタイミング
を作る。各々のプロセッサ１２＋１２し・には、パス（
８Ｕ）に接続されデータ全敗ジ込むバッファ（２ａ）（
２ａ）（２ａ）・・・があり、タイミング発生装置Ｊｔ
ｉ５＋からの信号によりデータを選択してデータ処理部
（２ｂ）へ送る。データ処理部（２ｂ）では必Ｊｊ！な
データがそろっ几時点でデータ処理を行うりまｔ１各゛
プロセッサＣ２バ２ｔ・・・が処理全終了しｔ後は、入
力時とは逆の方向で、タイミング発生装置（５；の発生
するタイミングでバッファ（２ａ）はデータを出力し、
データ入出力装置１４１全介しメモリ山上に所定の順番
にデータを書き込むｎここ１１８個の連続性を有する各
データにＩＴｉＴ後のデータとの平均金採るある種のフ
ィルタ全かけた１６個のデータに変換する処理について
説明するり１ａ２図に処理の各プロセッサへの分配を示
すりこの場合は各プロセッサ（２ａＪ（２ａ）・・・は
入力として６つのデータを取り、４つの出力データ全生
成する。（ここで分るように、もしもメモリ上にあるこ
のデータを各プロセッサが独立にデータのアクセスを行
うとすれば、６Ｘ４−２４回のデータアクセスが必要と
なる。データト２・３・４を供給するときはプロセッサ
■にだけ使用されるのでＷｃ３図に示すようにプロセッ
サ■のバッファ（２ａ）のみが開く。データ５・６を供
給するトキは、プロセッサエと■に使用されるので第４
肉に示すように１０セプサエと■のパ９７７（２ａ）が
開く。データ７・８のときは、プロセッサ■にだけ使用
されるので第５肉に示すようにプロセッサ■のパップア
（２ａ）のみが開く１そしてデータ９・ｌＯのときはプ
ロセッサＩと■に使用されるので第６因に示すようにプ
ロセッサ■と■のバッファ（２ａ）のみを開く。以後同
様にデータ１８の供給まで行われる。このように、各プ
ロセッサが持つバフ７ア（２ａ）の制御により、データ
供給装置（ここではＡ／Ｄｉ換器）は１８個のデータを
出力するだけで（１８回のデータアクセスだけで）、全
てのプロセッサに必要とされるデータが分配されるう 第７（８）はカメラ入力され九画儂の処理全行う画儂処
理装置の一実施例であって、第１図と同一部分には同−
符号全村しである。同図において、カメラ＋６１金介し
て入力される入力信号は、タイミング発生装置１５１に
よシ制御されたＡ／Ｄ変換器ｆ７＋によりタイミングを
取りながら変換され、放送パス（ＢＯ３上に流されるｎ
この時タイミング発生〆装置＋５＋は、専用の制御装置
１８１ Ｋよりコントロールされる、を几、タイミング
発生装置（５１は、放送パス上に並べられた各１０セプ
サ（２）１２＋・・・のデータの入力状態を切り換える
バッファ（２ａ ）（２ａ）・・・金も制御し、各デー
タ処理部ｔ２ｂ＞（２ｂ）・・・に渡すデータ全指定す
るりこのようにして、各プロセッサ１２＋１２＋・・・
は自分の必要とするデータを待ち。
示す基本ブロック図であって、第１２図と同一部分には
同一符号を付しである。ｆｉｆｆＪ図において、データ
入出力装ｆｌ１４＋は、メモリＩｌｌ上のデータを処理
に適し比順番でパス（８０）上に流し、タイミング発生
装［ｉ５＋は、そのデータと同期した形で各）゛クセフ
サ＋２１１２１・・・へのデータを取り込むタイミング
を作る。各々のプロセッサ１２＋１２し・には、パス（
８Ｕ）に接続されデータ全敗ジ込むバッファ（２ａ）（
２ａ）（２ａ）・・・があり、タイミング発生装置Ｊｔ
ｉ５＋からの信号によりデータを選択してデータ処理部
（２ｂ）へ送る。データ処理部（２ｂ）では必Ｊｊ！な
データがそろっ几時点でデータ処理を行うりまｔ１各゛
プロセッサＣ２バ２ｔ・・・が処理全終了しｔ後は、入
力時とは逆の方向で、タイミング発生装置（５；の発生
するタイミングでバッファ（２ａ）はデータを出力し、
データ入出力装置１４１全介しメモリ山上に所定の順番
にデータを書き込むｎここ１１８個の連続性を有する各
データにＩＴｉＴ後のデータとの平均金採るある種のフ
ィルタ全かけた１６個のデータに変換する処理について
説明するり１ａ２図に処理の各プロセッサへの分配を示
すりこの場合は各プロセッサ（２ａＪ（２ａ）・・・は
入力として６つのデータを取り、４つの出力データ全生
成する。（ここで分るように、もしもメモリ上にあるこ
のデータを各プロセッサが独立にデータのアクセスを行
うとすれば、６Ｘ４−２４回のデータアクセスが必要と
なる。データト２・３・４を供給するときはプロセッサ
■にだけ使用されるのでＷｃ３図に示すようにプロセッ
サ■のバッファ（２ａ）のみが開く。データ５・６を供
給するトキは、プロセッサエと■に使用されるので第４
肉に示すように１０セプサエと■のパ９７７（２ａ）が
開く。データ７・８のときは、プロセッサ■にだけ使用
されるので第５肉に示すようにプロセッサ■のパップア
（２ａ）のみが開く１そしてデータ９・ｌＯのときはプ
ロセッサＩと■に使用されるので第６因に示すようにプ
ロセッサ■と■のバッファ（２ａ）のみを開く。以後同
様にデータ１８の供給まで行われる。このように、各プ
ロセッサが持つバフ７ア（２ａ）の制御により、データ
供給装置（ここではＡ／Ｄｉ換器）は１８個のデータを
出力するだけで（１８回のデータアクセスだけで）、全
てのプロセッサに必要とされるデータが分配されるう 第７（８）はカメラ入力され九画儂の処理全行う画儂処
理装置の一実施例であって、第１図と同一部分には同−
符号全村しである。同図において、カメラ＋６１金介し
て入力される入力信号は、タイミング発生装置１５１に
よシ制御されたＡ／Ｄ変換器ｆ７＋によりタイミングを
取りながら変換され、放送パス（ＢＯ３上に流されるｎ
この時タイミング発生〆装置＋５＋は、専用の制御装置
１８１ Ｋよりコントロールされる、を几、タイミング
発生装置（５１は、放送パス上に並べられた各１０セプ
サ（２）１２＋・・・のデータの入力状態を切り換える
バッファ（２ａ ）（２ａ）・・・金も制御し、各デー
タ処理部ｔ２ｂ＞（２ｂ）・・・に渡すデータ全指定す
るりこのようにして、各プロセッサ１２＋１２＋・・・
は自分の必要とするデータを待ち。
データが揃い次第実際の処理に入る。データの処理が終
了し、出力データの準備ができたデータ処環部（２ｔ）
）（２ｂ）・・・は、自分の後段のデータ処理部（２ｂ
）が処理を終了しているのかを確認した後に、処理の終
了ｔｍ段のデータ処理部（２ｂ）に云える。最前段のデ
ータ処理部（・２１））は後段からの終了信号と自分の
処理終了により、タイミング発生装ｆｌｉ５＋に処理の
終了ｔ−１ｉえる。それ全受は九タイミング発生装置１
５＋は、各１０竜ツサのバッファ（２ａ）（２ａＪ・・
・全順次出力状態に切り換えることによ！７、連続的な
データｉＤ／Ａ変換器＋９１に送り、処理結果全モニタ
化に表示するり第８図にこのバッファを制御するｔめの
簡単な回路を示す□この回路は基本的に１６段のシフト
レジスタσυと４個のＮＡＮＤ回路α２σ２σ２σ２
及び４個のバッファ（２ａ）（２ａ ）（２ａＪ（２ａ
ンでｍ成さｎる。シフトレジスタ（１１１はシステムク
ロブク乙により動作し、入力信号ｏを４クロック分のデ
イレイ金持ｔせながらＮＡＮＤ回絡（１３σ２・・・の
入力ＱＯ１Ｑ１、Ｑ２、Ｑ３に倶給する。このＱＯ２Ｑ
１、Ｑ２．Ｑ３とクロックの反転信号ＣとのＮＡＮＤｆ
ｉ号Ｎ１、Ｎ２、Ｎ３、Ｎ ４１１ＣＬ ９ ／＜ ９
７ｙ（２ａ ）の０Ｎ１０ＦＦ′ｌｔ制御する。
了し、出力データの準備ができたデータ処環部（２ｔ）
）（２ｂ）・・・は、自分の後段のデータ処理部（２ｂ
）が処理を終了しているのかを確認した後に、処理の終
了ｔｍ段のデータ処理部（２ｂ）に云える。最前段のデ
ータ処理部（・２１））は後段からの終了信号と自分の
処理終了により、タイミング発生装ｆｌｉ５＋に処理の
終了ｔ−１ｉえる。それ全受は九タイミング発生装置１
５＋は、各１０竜ツサのバッファ（２ａ）（２ａＪ・・
・全順次出力状態に切り換えることによ！７、連続的な
データｉＤ／Ａ変換器＋９１に送り、処理結果全モニタ
化に表示するり第８図にこのバッファを制御するｔめの
簡単な回路を示す□この回路は基本的に１６段のシフト
レジスタσυと４個のＮＡＮＤ回路α２σ２σ２σ２
及び４個のバッファ（２ａ）（２ａ ）（２ａＪ（２ａ
ンでｍ成さｎる。シフトレジスタ（１１１はシステムク
ロブク乙により動作し、入力信号ｏを４クロック分のデ
イレイ金持ｔせながらＮＡＮＤ回絡（１３σ２・・・の
入力ＱＯ１Ｑ１、Ｑ２、Ｑ３に倶給する。このＱＯ２Ｑ
１、Ｑ２．Ｑ３とクロックの反転信号ＣとのＮＡＮＤｆ
ｉ号Ｎ１、Ｎ２、Ｎ３、Ｎ ４１１ＣＬ ９ ／＜ ９
７ｙ（２ａ ）の０Ｎ１０ＦＦ′ｌｔ制御する。
第９□□□にデータ入力時、＠１０図にデータ出力時の
タイミングチャート全示す。この様に入力信号ｔｆえる
ことにより、データの分配が可能であシ、簡単にパスの
制御が出来ることが分かるりまた、第（１１１図のブロ
ック図のように、入力用のパス（ＢＵｌ）と出力用のパ
ス（８Ｕ２）とを分離した構成を取ることにより、より
高速なシステムの構築ができる。さらに、こういった回
路全何層かに重ね１種のバイ１フイン構造を持ｔせるこ
とにより、実時間で画像処理全行うシステムの実現も可
能となる。
タイミングチャート全示す。この様に入力信号ｔｆえる
ことにより、データの分配が可能であシ、簡単にパスの
制御が出来ることが分かるりまた、第（１１１図のブロ
ック図のように、入力用のパス（ＢＵｌ）と出力用のパ
ス（８Ｕ２）とを分離した構成を取ることにより、より
高速なシステムの構築ができる。さらに、こういった回
路全何層かに重ね１種のバイ１フイン構造を持ｔせるこ
とにより、実時間で画像処理全行うシステムの実現も可
能となる。
ト）＠明の効果
以上述べｔ如く、本発明情報処理装置はデータを連続的
にパスに流す入出力中段と、複数のプロセッサへデータ
を取り込むタイミングを与えるタイミング手段と、を設
けているので、全てのプロセッサに１１１ｇ］のデータ
送出でデータを送ることが出来、！ｌ！買的熟的処理速
化が図れる。
にパスに流す入出力中段と、複数のプロセッサへデータ
を取り込むタイミングを与えるタイミング手段と、を設
けているので、全てのプロセッサに１１１ｇ］のデータ
送出でデータを送ることが出来、！ｌ！買的熟的処理速
化が図れる。
第１図は本発明情報処理装置のブロック図、第２図乃至
第６因は本発明情報処理装置の動作を説明する九めの説
明図２第７囚は不発明他の笑施例金示すプロフグ図、第
８図はバブファ？制御する定めの回路ブロック図、第９
図、第１Ｏ図はその動作説明図、第１１図は本発明のさ
らに異なる冥施例を示すブロック図、第１２図は従来の
情報処理装置のブロック図である。 １１＋−−・メモリ、１２＋Ｉ２＋−７０セフサ、（２
ａｌ（２ａ）・・・バ、ソファ、（２ｔ）） （２ｔ）
）・・・データ処理部、１３１・・・調停回路、１４＋
・・・データ出力装童、（５）・・・タイミング発生装
置。 第２図
第６因は本発明情報処理装置の動作を説明する九めの説
明図２第７囚は不発明他の笑施例金示すプロフグ図、第
８図はバブファ？制御する定めの回路ブロック図、第９
図、第１Ｏ図はその動作説明図、第１１図は本発明のさ
らに異なる冥施例を示すブロック図、第１２図は従来の
情報処理装置のブロック図である。 １１＋−−・メモリ、１２＋Ｉ２＋−７０セフサ、（２
ａｌ（２ａ）・・・バ、ソファ、（２ｔ）） （２ｔ）
）・・・データ処理部、１３１・・・調停回路、１４＋
・・・データ出力装童、（５）・・・タイミング発生装
置。 第２図
Claims (1)
- １）複数のプロセッサで分担して情報処理を行う情報処
理装置において、データをバスライン上に連続的に供給
するデータ出力手段と、上記各プロセッサ内に設けられ
たデータ処理部と、各プロセッサ内に設けられ、夫々の
データ処理部と上記バスライン間の接続を制御するバッ
ファと、これ等のバッファの開閉を制御して、各プロセ
ッサのデータ処理部へ与えるデータを振り分けるための
タイミング発生装置とを有して成る情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19841788A JPH0247757A (ja) | 1988-08-09 | 1988-08-09 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19841788A JPH0247757A (ja) | 1988-08-09 | 1988-08-09 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247757A true JPH0247757A (ja) | 1990-02-16 |
Family
ID=16390766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19841788A Pending JPH0247757A (ja) | 1988-08-09 | 1988-08-09 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247757A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02282868A (ja) * | 1989-02-02 | 1990-11-20 | Xerox Corp | 複数チャンネル画像処理装置及び方法 |
| WO2002027513A1 (fr) * | 2000-09-27 | 2002-04-04 | Sony Computer Entertainment Inc. | Systeme multiprocesseurs, systeme de traitement de donnees, procede de traitement de donnees et programme d'ordinateur |
| JP2002163636A (ja) * | 2000-11-27 | 2002-06-07 | Omron Corp | ビジュアル検査装置 |
-
1988
- 1988-08-09 JP JP19841788A patent/JPH0247757A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02282868A (ja) * | 1989-02-02 | 1990-11-20 | Xerox Corp | 複数チャンネル画像処理装置及び方法 |
| WO2002027513A1 (fr) * | 2000-09-27 | 2002-04-04 | Sony Computer Entertainment Inc. | Systeme multiprocesseurs, systeme de traitement de donnees, procede de traitement de donnees et programme d'ordinateur |
| US7017158B2 (en) | 2000-09-27 | 2006-03-21 | Sony Computer Entertainment Inc. | Multi-processor system, data processing system, data processing method, and computer program |
| KR100866730B1 (ko) * | 2000-09-27 | 2008-11-03 | 가부시키가이샤 소니 컴퓨터 엔터테인먼트 | 다중 프로세서 시스템, 데이터 처리 시스템, 데이터 처리방법 및 컴퓨터 프로그램 |
| JP2002163636A (ja) * | 2000-11-27 | 2002-06-07 | Omron Corp | ビジュアル検査装置 |
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