JP3293906B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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Description
【０００１】
【産業上の利用分野】この発明は、例えばＮＴＳＣデジ
タル映像信号等の低速信号処理をＨＤＴＶデジタル映像
信号等の高速信号処理器を用いて実現するデジタル信号
処理装置に関する。
タル映像信号等の低速信号処理をＨＤＴＶデジタル映像
信号等の高速信号処理器を用いて実現するデジタル信号
処理装置に関する。
【０００２】
【従来の技術】一般に、放送局などで用いられるデジタ
ル映像信号処理装置は、映像信号の処理目的に応じた個
々の専用処理ユニットで構成される。このため、処理項
目が多くなればなるほどユニット数も多くなり、装置全
体としては大掛かりなものとなる。これに伴い、装置の
設計、保守、ユニットの組み合わせといった、目的の処
理機能を実現するための構築作業等には多大な労力を必
要とする。
ル映像信号処理装置は、映像信号の処理目的に応じた個
々の専用処理ユニットで構成される。このため、処理項
目が多くなればなるほどユニット数も多くなり、装置全
体としては大掛かりなものとなる。これに伴い、装置の
設計、保守、ユニットの組み合わせといった、目的の処
理機能を実現するための構築作業等には多大な労力を必
要とする。
【０００３】そこで、最近ではソフトウェアにより目的
の処理機能を実現でき、物理的な接続作業を要しないデ
ジタル映像処理装置が実用化された。この装置は複数の
演算処理部とネットワーク部を備え、各演算処理部に外
部から映像信号の処理項目に応じたプログラムを与えて
目的の処理機能を実現させ、ネットワーク部に外部から
全体的な映像信号処理目的に応じたプログラムを与え
て、各演算処理部で得られた機能を結び付ける接続回線
を実現するようにしたものである。
の処理機能を実現でき、物理的な接続作業を要しないデ
ジタル映像処理装置が実用化された。この装置は複数の
演算処理部とネットワーク部を備え、各演算処理部に外
部から映像信号の処理項目に応じたプログラムを与えて
目的の処理機能を実現させ、ネットワーク部に外部から
全体的な映像信号処理目的に応じたプログラムを与え
て、各演算処理部で得られた機能を結び付ける接続回線
を実現するようにしたものである。
【０００４】一方、テレビジョン放送にあっては、放送
映像の高品位化を目的として、ＨＤＴＶ方式が開発され
ている。このＨＤＴＶ方式は、従来のＮＴＳＣ方式等と
比較して極めて標本化周波数が高く、かつ多種多様な処
理機能が要求される。そこで、上記のデジタル映像処理
装置も従来装置をさらに発展させてＨＤＴＶ用に実用化
されつつある。
映像の高品位化を目的として、ＨＤＴＶ方式が開発され
ている。このＨＤＴＶ方式は、従来のＮＴＳＣ方式等と
比較して極めて標本化周波数が高く、かつ多種多様な処
理機能が要求される。そこで、上記のデジタル映像処理
装置も従来装置をさらに発展させてＨＤＴＶ用に実用化
されつつある。
【０００５】ところが、放送局などではこのＨＤＴＶ方
式と従来方式の各映像信号を共に扱う方向にあり、今
後、ＨＤＴＶ方式のデジタル映像信号処理装置導入に当
たり、従来方式の映像信号を取り扱えるようにする必要
がある。
式と従来方式の各映像信号を共に扱う方向にあり、今
後、ＨＤＴＶ方式のデジタル映像信号処理装置導入に当
たり、従来方式の映像信号を取り扱えるようにする必要
がある。
【０００６】以上のように、高速デジタル信号用の信号
処理器を低速デジタル信号の信号処理に用いることは、
放送機器の分野に限らず他の電子機器の分野も同様であ
り、その汎用性の向上が強く要望されている。
処理器を低速デジタル信号の信号処理に用いることは、
放送機器の分野に限らず他の電子機器の分野も同様であ
り、その汎用性の向上が強く要望されている。
【０００７】
【発明が解決しようとする課題】以上述べたように、従
来より、高速デジタル信号用の信号処理器を低速デジタ
ル信号の信号処理に容易に利用可能とし、より汎用性を
高めることが強く要望されている。
来より、高速デジタル信号用の信号処理器を低速デジタ
ル信号の信号処理に容易に利用可能とし、より汎用性を
高めることが強く要望されている。
【０００８】この発明は上記の課題を解決するためにな
されたもので、高速デジタル信号用であっても低速デジ
タル信号の信号処理に容易に利用可能で、より汎用性の
高いデジタル信号処理装置を提供することを目的とす
る。
されたもので、高速デジタル信号用であっても低速デジ
タル信号の信号処理に容易に利用可能で、より汎用性の
高いデジタル信号処理装置を提供することを目的とす
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
にこの発明は、一部のチャンネルが被処理デジタル信号
の入出力チャンネルとして割り当てられる複数チャンネ
ルの入出力端と、それぞれが前記複数チャンネルの入出
力端間のうち前記被処理デジタル信号が割り当てられて
いないチャンネルの入出力端間のいずれかに接続され、
個別に制御信号に応じた処理を行う複数の高速演算器及
び複数の可変ディレイと、制御信号に応じて前記複数チ
ャンネルの入出力端のうち任意の入出力端間を接続する
ネットワーク部と、前記被処理デジタル信号に対応する
クロックを入力し、前記高速演算器、可変ディレイ、ネ
ットワーク部、ネットワーク制御部の処理に要するクロ
ックを生成するクロック生成部と、前記高速演算器、可
変ディレイ、ネットワーク部に制御信号を送り、個々の
処理動作を制御するシーケンス部とを具備し、前記高速
演算器の演算速度より十分遅い低速デジタル信号の伝送
レートを前記高速演算器に見合う伝送レートに置き換え
た高速デジタル信号を前記被処理デジタル信号として入
力し、複数の高速演算器による信号処理を行って出力す
る場合に、前記被処理デジタル信号の伝送クロック周期
内を複数ステージに分けて入力端から出力端への処理経
路をステージ単位で切替制御し、各ステージで所定の高
速演算器と可変ディレイを介在させ、前記可変ディレイ
を１ステージ分のラッチ回路として用いて前記高速演算
器を多重使用するようにしたことを特徴とする。
にこの発明は、一部のチャンネルが被処理デジタル信号
の入出力チャンネルとして割り当てられる複数チャンネ
ルの入出力端と、それぞれが前記複数チャンネルの入出
力端間のうち前記被処理デジタル信号が割り当てられて
いないチャンネルの入出力端間のいずれかに接続され、
個別に制御信号に応じた処理を行う複数の高速演算器及
び複数の可変ディレイと、制御信号に応じて前記複数チ
ャンネルの入出力端のうち任意の入出力端間を接続する
ネットワーク部と、前記被処理デジタル信号に対応する
クロックを入力し、前記高速演算器、可変ディレイ、ネ
ットワーク部、ネットワーク制御部の処理に要するクロ
ックを生成するクロック生成部と、前記高速演算器、可
変ディレイ、ネットワーク部に制御信号を送り、個々の
処理動作を制御するシーケンス部とを具備し、前記高速
演算器の演算速度より十分遅い低速デジタル信号の伝送
レートを前記高速演算器に見合う伝送レートに置き換え
た高速デジタル信号を前記被処理デジタル信号として入
力し、複数の高速演算器による信号処理を行って出力す
る場合に、前記被処理デジタル信号の伝送クロック周期
内を複数ステージに分けて入力端から出力端への処理経
路をステージ単位で切替制御し、各ステージで所定の高
速演算器と可変ディレイを介在させ、前記可変ディレイ
を１ステージ分のラッチ回路として用いて前記高速演算
器を多重使用するようにしたことを特徴とする。
【００１０】
【作用】上記構成によるデジタル信号処理装置では、高
速デジタル信号処理用のデジタル信号処理装置を低速デ
ジタル信号の信号処理に利用する際に、その伝送クロッ
ク周期内を複数ステージに分け、各ステージでネットワ
ーク部の接続状態を切替制御する。さらに、複数の可変
ディレイを１ステージ分のラッチ回路として用い、ネッ
トワーク部の接続経路に適宜介在させることで個々の高
速演算器を多重使用する。これによって高速演算器の使
用効率を高める。
速デジタル信号処理用のデジタル信号処理装置を低速デ
ジタル信号の信号処理に利用する際に、その伝送クロッ
ク周期内を複数ステージに分け、各ステージでネットワ
ーク部の接続状態を切替制御する。さらに、複数の可変
ディレイを１ステージ分のラッチ回路として用い、ネッ
トワーク部の接続経路に適宜介在させることで個々の高
速演算器を多重使用する。これによって高速演算器の使
用効率を高める。
【００１１】
【実施例】以下、図１を参照してこの発明の一実施例を
詳細に説明する。
詳細に説明する。
【００１２】図１はＮＴＳＣ方式のデジタル映像信号処
理装置にこの発明を適用した場合の構成を示すもので、
１１はネットワーク部である。このネットワーク部１１
は内部にネットワーク制御部１１１を備え、このネット
ワーク制御部１１１が外部から与えられる制御コマンド
に対応する接続状態に切り換え、これによって任意のチ
ャンネル入力を任意のチャンネル出力に導出可能となっ
ている。
理装置にこの発明を適用した場合の構成を示すもので、
１１はネットワーク部である。このネットワーク部１１
は内部にネットワーク制御部１１１を備え、このネット
ワーク制御部１１１が外部から与えられる制御コマンド
に対応する接続状態に切り換え、これによって任意のチ
ャンネル入力を任意のチャンネル出力に導出可能となっ
ている。
【００１３】このネットワーク部１１の入力端ＩＮ１１
〜ＩＮ１６にはそれぞれラッチ回路１２１〜１２６を介
して、ＮＴＳＣ方式のデジタル映像信号Ｓin1 〜Ｓin6
が供給され、ＩＮ２１〜ＩＮ２１０にはそれぞれ定数Ｒ
in1 〜Ｒin10が供給される。また、出力端ＯＵＴ１１〜
ＯＵＴ１６に導出された信号はラッチ回路１３１〜１３
６を介して、当該装置のチャンネル出力Ｓout1〜Ｓout6
となる。
〜ＩＮ１６にはそれぞれラッチ回路１２１〜１２６を介
して、ＮＴＳＣ方式のデジタル映像信号Ｓin1 〜Ｓin6
が供給され、ＩＮ２１〜ＩＮ２１０にはそれぞれ定数Ｒ
in1 〜Ｒin10が供給される。また、出力端ＯＵＴ１１〜
ＯＵＴ１６に導出された信号はラッチ回路１３１〜１３
６を介して、当該装置のチャンネル出力Ｓout1〜Ｓout6
となる。
【００１４】上記ネットワーク部１１の出力端ＯＵＴ３
１ａと３１ｂ、３２ａと３２ｂ、３３ａと３３ｂ、３４
ａと３４ｂに導出された信号は、それぞれＡＬＵ（算術
論理演算部）１４１〜１４４で演算処理された後、ラッ
チ回路１５１〜１５４を介して、ネットワーク部１１の
入力端ＩＮ３１〜ＩＮ３４に供給される。
１ａと３１ｂ、３２ａと３２ｂ、３３ａと３３ｂ、３４
ａと３４ｂに導出された信号は、それぞれＡＬＵ（算術
論理演算部）１４１〜１４４で演算処理された後、ラッ
チ回路１５１〜１５４を介して、ネットワーク部１１の
入力端ＩＮ３１〜ＩＮ３４に供給される。
【００１５】同様に、ネットワーク部１１の出力端ＯＵ
Ｔ４１ａと４１ｂ、４２ａと４２ｂ、４３ａと４３ｂ、
４４ａと４４ｂに導出された信号は、それぞれＭＰＹ
（乗算部）１６１〜１６４で演算処理された後、ラッチ
回路１７１〜１７４を介して、ネットワーク部１１の入
力端ＩＮ３１〜ＩＮ３４に供給される。
Ｔ４１ａと４１ｂ、４２ａと４２ｂ、４３ａと４３ｂ、
４４ａと４４ｂに導出された信号は、それぞれＭＰＹ
（乗算部）１６１〜１６４で演算処理された後、ラッチ
回路１７１〜１７４を介して、ネットワーク部１１の入
力端ＩＮ３１〜ＩＮ３４に供給される。
【００１６】また、出力端ＯＵＴ５１，ＯＵＴ５２に導
出された信号は、それぞれ可変ディレイ（ＤＬ）１８
１，１８２を介してネットワーク部１１の入力端ＩＮ５
１，ＩＮ５２に供給される。
出された信号は、それぞれ可変ディレイ（ＤＬ）１８
１，１８２を介してネットワーク部１１の入力端ＩＮ５
１，ＩＮ５２に供給される。
【００１７】上記ＡＬＵ１４１〜１４４はそれぞれネッ
トワーク部１１で選択されたチャンネル２系統の出力デ
ータを取り込み、与えられた制御コマンドで指定される
演算処理を行う。ここではＨＤＴＶ用の高速処理可能な
ものを用いる。
トワーク部１１で選択されたチャンネル２系統の出力デ
ータを取り込み、与えられた制御コマンドで指定される
演算処理を行う。ここではＨＤＴＶ用の高速処理可能な
ものを用いる。
【００１８】上記ＭＰＹ１６１〜１６４はそれぞれネッ
トワーク部１１で選択されたチャンネル２系統の出力デ
ータを取り込み、両者の乗算処理を行う。ここでもＨＤ
ＴＶ用の高速処理可能なものを用いる。
トワーク部１１で選択されたチャンネル２系統の出力デ
ータを取り込み、両者の乗算処理を行う。ここでもＨＤ
ＴＶ用の高速処理可能なものを用いる。
【００１９】上記可変ディレイ１８１，１８２はそれぞ
れネットワーク部１１で選択されたチャンネル１系統の
出力データを取り込み、与えられた制御コマンドで指定
されるクロック数分遅延出力する。ここでもＨＤＴＶ用
の高速処理可能なものを用いる。
れネットワーク部１１で選択されたチャンネル１系統の
出力データを取り込み、与えられた制御コマンドで指定
されるクロック数分遅延出力する。ここでもＨＤＴＶ用
の高速処理可能なものを用いる。
【００２０】このデジタル信号処理装置は、図示しない
ホストコンピュータによって管理される。具体的には、
ホストインターフェース（ＨＩＦ）１９をホストバス
（図示せず）に接続してホストコンピュータからの制御
指令を取り込み、シーケンサ２０に送る。シーケンサ２
０は制御指令から上記ネットワーク部１１、ＡＬＵ１４
１〜１４４、可変ディレイ１８１，１８２に対する制御
コマンドを生成する。また、シーケンサ２０はホストコ
ンピュータ側からのモニタ指令を受けて、各部の制御状
態を送り返す。
ホストコンピュータによって管理される。具体的には、
ホストインターフェース（ＨＩＦ）１９をホストバス
（図示せず）に接続してホストコンピュータからの制御
指令を取り込み、シーケンサ２０に送る。シーケンサ２
０は制御指令から上記ネットワーク部１１、ＡＬＵ１４
１〜１４４、可変ディレイ１８１，１８２に対する制御
コマンドを生成する。また、シーケンサ２０はホストコ
ンピュータ側からのモニタ指令を受けて、各部の制御状
態を送り返す。
【００２１】尚、装置内の各回路部のタイミング制御は
クロック生成部２１で生成されるクロックＣＫによって
行われる。クロック生成部２１は入力信号のデータと共
に送られてくるクロックＣＬＫに基づいて各回路部への
クロックを生成する。上記ネットワーク部１１のネット
ワーク制御部１１１について、さらに具体的に説明す
る。
クロック生成部２１で生成されるクロックＣＫによって
行われる。クロック生成部２１は入力信号のデータと共
に送られてくるクロックＣＬＫに基づいて各回路部への
クロックを生成する。上記ネットワーク部１１のネット
ワーク制御部１１１について、さらに具体的に説明す
る。
【００２２】まず、シーケンサ２０からネットワーク制
御部１１１に与えられる制御コマンドは、図２（ａ）に
示すように、接続状態を指定する入力コードと下に抜け
るか０番地へ戻るかを指示する指示ビット（ＣＯＮＴ：
０で下に抜け、ＪＵＮＰ：１で０番地に戻る）からなる
フォーマットで構成され、ネットワーク制御部１１１は
この制御コマンドを例えば４ワード分格納するメモリを
備えている。
御部１１１に与えられる制御コマンドは、図２（ａ）に
示すように、接続状態を指定する入力コードと下に抜け
るか０番地へ戻るかを指示する指示ビット（ＣＯＮＴ：
０で下に抜け、ＪＵＮＰ：１で０番地に戻る）からなる
フォーマットで構成され、ネットワーク制御部１１１は
この制御コマンドを例えば４ワード分格納するメモリを
備えている。
【００２３】このネットワーク制御メモリには、例えば
図２（ｂ）に示すように制御コマンドが格納される。ネ
ットワーク制御部１１１はこのメモリの０番地から処理
を実行し、クロックレートで各コマンドのコードに対応
した接続状態に切替制御していく。ここで、制御コマン
ドの指示ビットが１ならば、次には０番地の処理に移行
する。よって、ネットワーク部１１は、例えば図２
（ｃ）に示すように、クロック単位で接続状態をサイク
リックに切り替えていくことができる。ネットワークの
切替制御は垂直ブランキング期間（ＶＢＬ）から映像有
効期間になったタイミングで制御を開始する。以上の回
路構成は一つのＩＣにまとめられ、ＤＳＰ（デジタル・
シグナル・プロセッサ）として実現される。上記構成の
デジタル映像信号処理装置の運用を以下に説明する。い
ま、ＨＤＴＶ、ＮＴＳＣの両方に対応できる映像信号処
理ＤＳＰのモデルを設定するにあたり、下記の条件を考
える。
図２（ｂ）に示すように制御コマンドが格納される。ネ
ットワーク制御部１１１はこのメモリの０番地から処理
を実行し、クロックレートで各コマンドのコードに対応
した接続状態に切替制御していく。ここで、制御コマン
ドの指示ビットが１ならば、次には０番地の処理に移行
する。よって、ネットワーク部１１は、例えば図２
（ｃ）に示すように、クロック単位で接続状態をサイク
リックに切り替えていくことができる。ネットワークの
切替制御は垂直ブランキング期間（ＶＢＬ）から映像有
効期間になったタイミングで制御を開始する。以上の回
路構成は一つのＩＣにまとめられ、ＤＳＰ（デジタル・
シグナル・プロセッサ）として実現される。上記構成の
デジタル映像信号処理装置の運用を以下に説明する。い
ま、ＨＤＴＶ、ＮＴＳＣの両方に対応できる映像信号処
理ＤＳＰのモデルを設定するにあたり、下記の条件を考
える。
【００２４】（１）高速な演算器を複数持つこと。図１
の実施例では、ＡＬＵ、ＭＰＹをそれぞれ例えば４個備
えるようにした。近年のデバイス技術の向上に伴い、Ｈ
ＤＴＶ信号対応の高速演算を行う演算器を一つのＩＣ内
に複数個持つことは容易である。ここではＨＤＴＶ対応
の演算速度をサンプリング周波数の半分の例えば３７．
１２５ＭＨｚに設定する。
の実施例では、ＡＬＵ、ＭＰＹをそれぞれ例えば４個備
えるようにした。近年のデバイス技術の向上に伴い、Ｈ
ＤＴＶ信号対応の高速演算を行う演算器を一つのＩＣ内
に複数個持つことは容易である。ここではＨＤＴＶ対応
の演算速度をサンプリング周波数の半分の例えば３７．
１２５ＭＨｚに設定する。
【００２５】（２）演算器間の接続が任意にとれるこ
と。複数の演算器があっても、その接続の自由度がない
と有効に利用できない。図１の実施例では演算器間を任
意に接続のためのネットワーク部１１を備えるようにし
た。
と。複数の演算器があっても、その接続の自由度がない
と有効に利用できない。図１の実施例では演算器間を任
意に接続のためのネットワーク部１１を備えるようにし
た。
【００２６】（３）演算器間の接続がリアルタイムでプ
ログラマブルであること。複数の演算器間の接続が演算
速度と同速度でリアルタイムにかつプログラムによって
切り替えられるようにすることで処理効率を向上させ
る。図１の実施例ではネットワーク部１１にネットワー
ク制御部１１１を設け、クロック単位で順に指定された
接続状態に切り替えていくようにした。
ログラマブルであること。複数の演算器間の接続が演算
速度と同速度でリアルタイムにかつプログラムによって
切り替えられるようにすることで処理効率を向上させ
る。図１の実施例ではネットワーク部１１にネットワー
ク制御部１１１を設け、クロック単位で順に指定された
接続状態に切り替えていくようにした。
【００２７】ここで、図１の実施例では、ネットワーク
制御部１１１の切替サイクル数を例えば最大４クロック
としたが、２クロック毎にしかＮＷ制御の必要のない場
合もある。この場合はクロック生成部２１のクロックレ
ートを１／２に指定することにより、例えば２クロック
毎に４回の制御が行えるようにしておく。
制御部１１１の切替サイクル数を例えば最大４クロック
としたが、２クロック毎にしかＮＷ制御の必要のない場
合もある。この場合はクロック生成部２１のクロックレ
ートを１／２に指定することにより、例えば２クロック
毎に４回の制御が行えるようにしておく。
【００２８】上記の条件にしたがって、３７．１２５Ｍ
Ｈｚで動作するＤＳＰの演算ＩＣをキーコンポーネント
としてＨＤＴＶ、ＮＴＳＣの各種映像信号に適用する場
合について、いくつかの使用形態を考える。まず、高速
演算器の多重使用に関して、その処理形態に必要な用語
の定義について述べる。 （１）多重度ｍ、伝送レートｒ1 、サンプリングレート
ｒ2
Ｈｚで動作するＤＳＰの演算ＩＣをキーコンポーネント
としてＨＤＴＶ、ＮＴＳＣの各種映像信号に適用する場
合について、いくつかの使用形態を考える。まず、高速
演算器の多重使用に関して、その処理形態に必要な用語
の定義について述べる。 （１）多重度ｍ、伝送レートｒ1 、サンプリングレート
ｒ2
【００２９】高速映像信号（ＨＤＴＶ）伝送レート（演
算ＩＣのクロックレートであり、高速演算レートでもあ
る）をｒ1 、低速映像信号（ＮＴＳＣ）のサンプリング
レートをｒ2 としたとき、多重度ｍは (1)式で与えられ
る。 ｍ＝ｒ1 ／ｒ2 …(1)
算ＩＣのクロックレートであり、高速演算レートでもあ
る）をｒ1 、低速映像信号（ＮＴＳＣ）のサンプリング
レートをｒ2 としたとき、多重度ｍは (1)式で与えられ
る。 ｍ＝ｒ1 ／ｒ2 …(1)
【００３０】通常、ｍ＝２であるが、この設定はコンポ
ーネント信号処理時はｒ2 ＝１３．５ＭＨｚなので、ｒ
1 ＝４０ＭＨｚとなり、現在の技術で実現可能である。
また、Ｃ信号はＹ信号の１／２の帯域なので、Ｙ信号に
対してｍ＝２であればＣ信号に付いてはｍ＝４となる。
そこで、ここではｍ＝４を最大として想定する。 （２）演算器数ｎ
ーネント信号処理時はｒ2 ＝１３．５ＭＨｚなので、ｒ
1 ＝４０ＭＨｚとなり、現在の技術で実現可能である。
また、Ｃ信号はＹ信号の１／２の帯域なので、Ｙ信号に
対してｍ＝２であればＣ信号に付いてはｍ＝４となる。
そこで、ここではｍ＝４を最大として想定する。 （２）演算器数ｎ
【００３１】乗算器（ＭＰＹ）とＡＬＵの数は必ずしも
同数にする必要はないが、ここではＭＰＹ４個、ＡＬＵ
４個が一つのＩＣ内に装備されている。但し、一般化の
ため、演算器数ｎと定義する。 （３）ステージＮo
同数にする必要はないが、ここではＭＰＹ４個、ＡＬＵ
４個が一つのＩＣ内に装備されている。但し、一般化の
ため、演算器数ｎと定義する。 （３）ステージＮo
【００３２】１サンプル期間内にｍクロック存在するこ
とになる場合、そのｍクロックに順番をつけ、ｉ番目
（１＜ｉ≦ｍ）のタイムスロットを第ｉステージと呼ぶ
ことにする。
とになる場合、そのｍクロックに順番をつけ、ｉ番目
（１＜ｉ≦ｍ）のタイムスロットを第ｉステージと呼ぶ
ことにする。
【００３３】以上の定義のもとに、以下にＮＴＳＣ信号
の処理形態について説明する。ＮＴＳＣ信号の伝送形式
には種々のものがあるが、ここでは一例として、伝送レ
ートを映像サンプリングレートの整数倍にした場合を考
える。サンプリングレートのｍ倍のケースを想定する
と、ｍは定数であるので、ダミーデータを挿入するのみ
で、特に速度変換のためのメモリは必要としない。この
場合、伝送形式は以下のようになる。 Ｖ1 ，＊，…，＊，Ｖ2 ，＊，…，＊，〜 ＊はダミーデータであり、多重度ｍの場合、入力データ
はｍ個に１個のみ有効で、残りの（ｍ−１）個はダミー
データとなる。
の処理形態について説明する。ＮＴＳＣ信号の伝送形式
には種々のものがあるが、ここでは一例として、伝送レ
ートを映像サンプリングレートの整数倍にした場合を考
える。サンプリングレートのｍ倍のケースを想定する
と、ｍは定数であるので、ダミーデータを挿入するのみ
で、特に速度変換のためのメモリは必要としない。この
場合、伝送形式は以下のようになる。 Ｖ1 ，＊，…，＊，Ｖ2 ，＊，…，＊，〜 ＊はダミーデータであり、多重度ｍの場合、入力データ
はｍ個に１個のみ有効で、残りの（ｍ−１）個はダミー
データとなる。
【００３４】図３に簡単な例を示す。ここでは簡単化し
たモデルとして、図４（ａ）に示すようにＤＳＰ内の演
算器数が１〜２と少ないケースについて説明する。尚、
ＭＰＹ、ＡＬＵの演算器は本来２入力であるが、簡単の
ため定数との演算の場合を想定して、１入力のような書
き方をする。尚、図３中「｜」で区切った部分はラッチ
回路を表している。
たモデルとして、図４（ａ）に示すようにＤＳＰ内の演
算器数が１〜２と少ないケースについて説明する。尚、
ＭＰＹ、ＡＬＵの演算器は本来２入力であるが、簡単の
ため定数との演算の場合を想定して、１入力のような書
き方をする。尚、図３中「｜」で区切った部分はラッチ
回路を表している。
【００３５】ＮＴＳＣ信号について、図３（ａ）に示す
ように、ＭＰＹ１，ＭＰＹ２，ＡＬＵ１，ＡＬＵ２によ
り乗算、加算、乗算、加算を順に演算する回路構成を上
記ＤＳＰで実現する場合を想定する。この場合の演算は
２ステージでデータをとることができる。但し、ステー
ジをそのまま割り振ると図３（ｂ）に示すようにそれぞ
れ別々のＭＰＹ１６１，１６２とＡＬＵ１４１，１４２
を用いることになり、ＭＰＹ、ＡＬＵとも第１、第２ス
テージへの振り分けができない。
ように、ＭＰＹ１，ＭＰＹ２，ＡＬＵ１，ＡＬＵ２によ
り乗算、加算、乗算、加算を順に演算する回路構成を上
記ＤＳＰで実現する場合を想定する。この場合の演算は
２ステージでデータをとることができる。但し、ステー
ジをそのまま割り振ると図３（ｂ）に示すようにそれぞ
れ別々のＭＰＹ１６１，１６２とＡＬＵ１４１，１４２
を用いることになり、ＭＰＹ、ＡＬＵとも第１、第２ス
テージへの振り分けができない。
【００３６】そこで、可変ディレイ１８１を図３（ｃ）
に示すようにダイナミックに接続することにより、可変
ディレイ１８１にラッチ機能を持たせれば、ＭＰＹ、Ａ
ＬＵとも第１、第２ステージへの振り分けが可能とな
る。これによって演算器使用効率の向上が期待できる。
この様子を図４（ｂ），（ｃ）に示す。図４（ｂ）は第
１ステージ、図４（ｃ）は第２ステージのＤＳＰ接続状
態を示している。次に、上記可変ディレイ１８１の挿入
手法について説明する。
に示すようにダイナミックに接続することにより、可変
ディレイ１８１にラッチ機能を持たせれば、ＭＰＹ、Ａ
ＬＵとも第１、第２ステージへの振り分けが可能とな
る。これによって演算器使用効率の向上が期待できる。
この様子を図４（ｂ），（ｃ）に示す。図４（ｂ）は第
１ステージ、図４（ｃ）は第２ステージのＤＳＰ接続状
態を示している。次に、上記可変ディレイ１８１の挿入
手法について説明する。
【００３７】今、フィードバックループを除いた有向グ
ラフＧP において、演算器ｍi と演算器ｍj を異なるス
テージに振り分けたい場合で、かつｍi とｍj が同一ス
テージにある場合、ｍi ，ｍj のいずれかの手前にラッ
チを一つ挿入することでステージ振り分けを１段階進め
ることができる。
ラフＧP において、演算器ｍi と演算器ｍj を異なるス
テージに振り分けたい場合で、かつｍi とｍj が同一ス
テージにある場合、ｍi ，ｍj のいずれかの手前にラッ
チを一つ挿入することでステージ振り分けを１段階進め
ることができる。
【００３８】この際、それまでに完成しているステージ
振り分けに影響を与えなければ、有向グラフＧP におい
てラッチの数はシステムディレイに関係するのみなの
で、いつかは必ず完成することになる。これまでに完成
しているステージ振り分けに影響を与えないためには、
ラッチを挿入した演算器の直後に（ステージ数−１）個
のラッチを挿入した後、経路長合わせを行えばよい。最
後に一つの枝のｍ個の連続したラッチは、経路長差が保
たれるように注意して取り除く。
振り分けに影響を与えなければ、有向グラフＧP におい
てラッチの数はシステムディレイに関係するのみなの
で、いつかは必ず完成することになる。これまでに完成
しているステージ振り分けに影響を与えないためには、
ラッチを挿入した演算器の直後に（ステージ数−１）個
のラッチを挿入した後、経路長合わせを行えばよい。最
後に一つの枝のｍ個の連続したラッチは、経路長差が保
たれるように注意して取り除く。
【００３９】振り分けるステージ数は入れるラッチの数
によって決まるので、任意のステージへ振り分けること
が可能となる。ここで経路長とは演算器をノードとする
ネットワーク経路におけるラッチの総数であり、経路長
合わせとは一つのノードに入る経路長の差を一定とする
ことである。以上の手法を応用し、図５（ａ）に示すバ
タフライ回路を図１のＤＳＰで実現する場合を考えてみ
る。
によって決まるので、任意のステージへ振り分けること
が可能となる。ここで経路長とは演算器をノードとする
ネットワーク経路におけるラッチの総数であり、経路長
合わせとは一つのノードに入る経路長の差を一定とする
ことである。以上の手法を応用し、図５（ａ）に示すバ
タフライ回路を図１のＤＳＰで実現する場合を考えてみ
る。
【００４０】図５（ａ）において、Ｓin1 ，Ｓin2 はそ
れぞれＮＴＳＣ信号である。Ｓin1は乗算器ＭＰＹ１，
ＭＰＹ２で所定の係数が乗算された後、加算器ＡＬＵ
１，ＡＬＵ２に送られる。また、Ｓin2 は乗算器ＭＰＹ
１，ＭＰＹ２で所定の係数が乗算された後、加算器ＡＬ
Ｕ１，ＡＬＵ２に送られる。加算器ＡＬＵ１，ＡＬＵ２
の各加算結果はそれぞれＡＬＵ３，ＡＬＵ４で定数α，
βが加算され、出力信号Ｓout1，Ｓout2となる。
れぞれＮＴＳＣ信号である。Ｓin1は乗算器ＭＰＹ１，
ＭＰＹ２で所定の係数が乗算された後、加算器ＡＬＵ
１，ＡＬＵ２に送られる。また、Ｓin2 は乗算器ＭＰＹ
１，ＭＰＹ２で所定の係数が乗算された後、加算器ＡＬ
Ｕ１，ＡＬＵ２に送られる。加算器ＡＬＵ１，ＡＬＵ２
の各加算結果はそれぞれＡＬＵ３，ＡＬＵ４で定数α，
βが加算され、出力信号Ｓout1，Ｓout2となる。
【００４１】上記回路において、ｍ＝２，ｎ＝２（ＭＰ
Ｙ、ＡＬＵがそれぞれ２個ずつで多重度は２である）と
すると、例えば図５（ｂ）、図５（ｃ）に示すような振
り分けが考えられる。
Ｙ、ＡＬＵがそれぞれ２個ずつで多重度は２である）と
すると、例えば図５（ｂ）、図５（ｃ）に示すような振
り分けが考えられる。
【００４２】図５（ｂ）では、ＭＰＹ１，ＭＰＹ２に１
６１を用い、ＭＰＹ３，ＭＰＹ４に１６２を用い、ＡＬ
Ｕ１，ＡＬＵ２に１４１を用い、ＡＬＵ３，ＡＬＵ４に
１４２を用い、さらに可変ＤＬ１８１，１８２をそれぞ
れ１ステージ分のラッチ回路としてＭＰＹ２，ＭＰＹ４
の入力ラインに介在させて、多重使用を実現している。
図６（ａ）〜（ｄ）にネットワーク部１１の各ステージ
での接続状態を示す。
６１を用い、ＭＰＹ３，ＭＰＹ４に１６２を用い、ＡＬ
Ｕ１，ＡＬＵ２に１４１を用い、ＡＬＵ３，ＡＬＵ４に
１４２を用い、さらに可変ＤＬ１８１，１８２をそれぞ
れ１ステージ分のラッチ回路としてＭＰＹ２，ＭＰＹ４
の入力ラインに介在させて、多重使用を実現している。
図６（ａ）〜（ｄ）にネットワーク部１１の各ステージ
での接続状態を示す。
【００４３】図５（ｃ）では、ＭＰＹ１，ＭＰＹ３に１
６１を用い、ＭＰＹ２，ＭＰＹ４に１６２を用い、ＡＬ
Ｕ１，ＡＬＵ３に１４１を用い、ＡＬＵ２，ＡＬＵ４に
１４２を用い、さらに可変ＤＬ１８１，１８２をそれぞ
れ１ステージ分のラッチ回路としてＭＰＹ３，ＭＰＹ４
の入力ライン及びＭＰＹ１，ＭＰＹ２の出力ラインに介
在させて、多重使用を実現している。図７（ａ）〜
（ｄ）にネットワーク部１１の各ステージでの接続状態
を示す。
６１を用い、ＭＰＹ２，ＭＰＹ４に１６２を用い、ＡＬ
Ｕ１，ＡＬＵ３に１４１を用い、ＡＬＵ２，ＡＬＵ４に
１４２を用い、さらに可変ＤＬ１８１，１８２をそれぞ
れ１ステージ分のラッチ回路としてＭＰＹ３，ＭＰＹ４
の入力ライン及びＭＰＹ１，ＭＰＹ２の出力ラインに介
在させて、多重使用を実現している。図７（ａ）〜
（ｄ）にネットワーク部１１の各ステージでの接続状態
を示す。
【００４４】以上の例からも明らかなように、可変ＤＬ
によるラッチをリアルタイムに適宜挿入していくこと
で、高速演算器の低速デジタル信号処理時での有効使用
が可能となる。
によるラッチをリアルタイムに適宜挿入していくこと
で、高速演算器の低速デジタル信号処理時での有効使用
が可能となる。
【００４５】尚、上記の実施例ではＨＤＴＶ用のＤＳＰ
をＮＴＳＣ用として使用する場合について説明したが、
この発明はそのようなテレビジョン信号処理に限定され
るものではなく、高速デジタル信号処理用の装置を低速
デジタル信号処理に使用する場合であれば、同様に実現
可能である。その他、この発明の要旨を逸脱しない範囲
で種々変形しても同様に実施可能であることはいうまで
もない。
をＮＴＳＣ用として使用する場合について説明したが、
この発明はそのようなテレビジョン信号処理に限定され
るものではなく、高速デジタル信号処理用の装置を低速
デジタル信号処理に使用する場合であれば、同様に実現
可能である。その他、この発明の要旨を逸脱しない範囲
で種々変形しても同様に実施可能であることはいうまで
もない。
【００４６】
【発明の効果】以上のようにこの発明によれば、高速デ
ジタル信号用であっても低速デジタル信号の信号処理に
容易に利用可能で、より汎用性の高いデジタル信号処理
装置を提供することができる。
ジタル信号用であっても低速デジタル信号の信号処理に
容易に利用可能で、より汎用性の高いデジタル信号処理
装置を提供することができる。
【図１】この発明に係るデジタル信号処理装置と一実施
例としてデジタル映像信号処理装置の構成を示す全体ブ
ロック構成図。
例としてデジタル映像信号処理装置の構成を示す全体ブ
ロック構成図。
【図２】同実施例のネットワーク制御部の制御手法を説
明するための図。
明するための図。
【図３】同実施例の簡単な使用形態を説明するための回
路図。
路図。
【図４】図３の回路構成での各ステージの接続状態を示
す図。
す図。
【図５】この発明をバタフライ回路に適用した場合の高
速演算器の振り分けを例示する回路図。
速演算器の振り分けを例示する回路図。
【図６】図５（ｂ）の回路構成での各ステージの接続状
態を示す図。
態を示す図。
【図７】図５（ｃ）の回路構成での各ステージの接続状
態を示す図。
態を示す図。
１１…ネットワーク部、１１１…ネットワーク制御部、
１２１〜１２６…ラッチ回路、１３１〜１３６…ラッチ
回路、１４１，１４４…演算器（ＡＬＵ）、１５１〜１
５４…ラッチ回路、１６１〜１６４…乗算器（ＭＰ
Ｙ）、１７１〜１７４…ラッチ回路、１８１〜１８２…
可変ディレイ回路（ＤＬ）、１９…ホストインターフェ
ース（ＨＩＦ）、２０…シーケンサ（ＳＥＱ）、２１…
クロック生成部。
１２１〜１２６…ラッチ回路、１３１〜１３６…ラッチ
回路、１４１，１４４…演算器（ＡＬＵ）、１５１〜１
５４…ラッチ回路、１６１〜１６４…乗算器（ＭＰ
Ｙ）、１７１〜１７４…ラッチ回路、１８１〜１８２…
可変ディレイ回路（ＤＬ）、１９…ホストインターフェ
ース（ＨＩＦ）、２０…シーケンサ（ＳＥＱ）、２１…
クロック生成部。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 福井 一夫 東京都世田谷区砧一丁目10番11号 日本 放送協会放送技術研究所内 (72)発明者 佐々木 信之 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝小向工場内 (56)参考文献 特開 平３−274864（ＪＰ，Ａ) 特開 平３−283976（ＪＰ，Ａ) 特開 昭63−1258（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04N 5/14 - 5/217
Claims (2)
- 【請求項１】 一部のチャンネルが被処理デジタル信号
の入出力チャンネルとして割り当てられる複数チャンネ
ルの入出力端と、 それぞれが前記複数チャンネルの入出力端間のうち前記
被処理デジタル信号が割り当てられていないチャンネル
の入出力端間のいずれかに接続され、個別に制御信号に
応じた処理を行う複数の高速演算器及び複数の可変ディ
レイと、 制御信号に応じて前記複数チャンネルの入出力端のうち
任意の入出力端間を接続するネットワーク部と、 前記被処理デジタル信号に対応するクロックを入力し、
前記高速演算器、可変ディレイ、ネットワーク部、ネッ
トワーク制御部の処理に要するクロックを生成するクロ
ック生成部と、 前記高速演算器、可変ディレイ、ネットワーク部に制御
信号を送り、個々の処理動作を制御するシーケンス部と
を具備し、 前記高速演算器の演算速度より十分遅い低速デジタル信
号の伝送レートを前記高速演算器に見合う伝送レートに
置き換えた高速デジタル信号を前記被処理デジタル信号
として入力し、複数の高速演算器による信号処理を行っ
て出力する場合に、前記被処理デジタル信号の伝送クロ
ック周期内を複数ステージに分けて入力端から出力端へ
の処理経路をステージ単位で切替制御し、各ステージで
所定の高速演算器と可変ディレイを介在させ、前記可変
ディレイを１ステージ分のラッチ回路として用いて前記
高速演算器を多重使用するようにした ことを特徴とする
デジタル信号処理装置。 - 【請求項２】前記高速演算器はＨＤＴＶ信号用であり、
前記低速デジタル信号はＮＴＳＣ信号であることを特徴
とする請求項１記載のデジタル信号処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31735492A JP3293906B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル信号処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31735492A JP3293906B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル信号処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06164985A JPH06164985A (ja) | 1994-06-10 |
| JP3293906B2 true JP3293906B2 (ja) | 2002-06-17 |
Family
ID=18087300
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31735492A Expired - Lifetime JP3293906B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル信号処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3293906B2 (ja) |
-
1992
- 1992-11-26 JP JP31735492A patent/JP3293906B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06164985A (ja) | 1994-06-10 |
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