JP3293906B2 - デジタル信号処理装置 - Google Patents
デジタル信号処理装置Info
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- Compression Or Coding Systems Of Tv Signals (AREA)
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Description
タル映像信号等の低速信号処理をHDTVデジタル映像
信号等の高速信号処理器を用いて実現するデジタル信号
処理装置に関する。
ル映像信号処理装置は、映像信号の処理目的に応じた個
々の専用処理ユニットで構成される。このため、処理項
目が多くなればなるほどユニット数も多くなり、装置全
体としては大掛かりなものとなる。これに伴い、装置の
設計、保守、ユニットの組み合わせといった、目的の処
理機能を実現するための構築作業等には多大な労力を必
要とする。
の処理機能を実現でき、物理的な接続作業を要しないデ
ジタル映像処理装置が実用化された。この装置は複数の
演算処理部とネットワーク部を備え、各演算処理部に外
部から映像信号の処理項目に応じたプログラムを与えて
目的の処理機能を実現させ、ネットワーク部に外部から
全体的な映像信号処理目的に応じたプログラムを与え
て、各演算処理部で得られた機能を結び付ける接続回線
を実現するようにしたものである。
映像の高品位化を目的として、HDTV方式が開発され
ている。このHDTV方式は、従来のNTSC方式等と
比較して極めて標本化周波数が高く、かつ多種多様な処
理機能が要求される。そこで、上記のデジタル映像処理
装置も従来装置をさらに発展させてHDTV用に実用化
されつつある。
式と従来方式の各映像信号を共に扱う方向にあり、今
後、HDTV方式のデジタル映像信号処理装置導入に当
たり、従来方式の映像信号を取り扱えるようにする必要
がある。
処理器を低速デジタル信号の信号処理に用いることは、
放送機器の分野に限らず他の電子機器の分野も同様であ
り、その汎用性の向上が強く要望されている。
来より、高速デジタル信号用の信号処理器を低速デジタ
ル信号の信号処理に容易に利用可能とし、より汎用性を
高めることが強く要望されている。
されたもので、高速デジタル信号用であっても低速デジ
タル信号の信号処理に容易に利用可能で、より汎用性の
高いデジタル信号処理装置を提供することを目的とす
る。
にこの発明は、一部のチャンネルが被処理デジタル信号
の入出力チャンネルとして割り当てられる複数チャンネ
ルの入出力端と、それぞれが前記複数チャンネルの入出
力端間のうち前記被処理デジタル信号が割り当てられて
いないチャンネルの入出力端間のいずれかに接続され、
個別に制御信号に応じた処理を行う複数の高速演算器及
び複数の可変ディレイと、制御信号に応じて前記複数チ
ャンネルの入出力端のうち任意の入出力端間を接続する
ネットワーク部と、前記被処理デジタル信号に対応する
クロックを入力し、前記高速演算器、可変ディレイ、ネ
ットワーク部、ネットワーク制御部の処理に要するクロ
ックを生成するクロック生成部と、前記高速演算器、可
変ディレイ、ネットワーク部に制御信号を送り、個々の
処理動作を制御するシーケンス部とを具備し、前記高速
演算器の演算速度より十分遅い低速デジタル信号の伝送
レートを前記高速演算器に見合う伝送レートに置き換え
た高速デジタル信号を前記被処理デジタル信号として入
力し、複数の高速演算器による信号処理を行って出力す
る場合に、前記被処理デジタル信号の伝送クロック周期
内を複数ステージに分けて入力端から出力端への処理経
路をステージ単位で切替制御し、各ステージで所定の高
速演算器と可変ディレイを介在させ、前記可変ディレイ
を1ステージ分のラッチ回路として用いて前記高速演算
器を多重使用するようにしたことを特徴とする。
速デジタル信号処理用のデジタル信号処理装置を低速デ
ジタル信号の信号処理に利用する際に、その伝送クロッ
ク周期内を複数ステージに分け、各ステージでネットワ
ーク部の接続状態を切替制御する。さらに、複数の可変
ディレイを1ステージ分のラッチ回路として用い、ネッ
トワーク部の接続経路に適宜介在させることで個々の高
速演算器を多重使用する。これによって高速演算器の使
用効率を高める。
詳細に説明する。
理装置にこの発明を適用した場合の構成を示すもので、
11はネットワーク部である。このネットワーク部11
は内部にネットワーク制御部111を備え、このネット
ワーク制御部111が外部から与えられる制御コマンド
に対応する接続状態に切り換え、これによって任意のチ
ャンネル入力を任意のチャンネル出力に導出可能となっ
ている。
〜IN16にはそれぞれラッチ回路121〜126を介
して、NTSC方式のデジタル映像信号Sin1 〜Sin6
が供給され、IN21〜IN210にはそれぞれ定数R
in1 〜Rin10が供給される。また、出力端OUT11〜
OUT16に導出された信号はラッチ回路131〜13
6を介して、当該装置のチャンネル出力Sout1〜Sout6
となる。
1aと31b、32aと32b、33aと33b、34
aと34bに導出された信号は、それぞれALU(算術
論理演算部)141〜144で演算処理された後、ラッ
チ回路151〜154を介して、ネットワーク部11の
入力端IN31〜IN34に供給される。
T41aと41b、42aと42b、43aと43b、
44aと44bに導出された信号は、それぞれMPY
(乗算部)161〜164で演算処理された後、ラッチ
回路171〜174を介して、ネットワーク部11の入
力端IN31〜IN34に供給される。
出された信号は、それぞれ可変ディレイ(DL)18
1,182を介してネットワーク部11の入力端IN5
1,IN52に供給される。
トワーク部11で選択されたチャンネル2系統の出力デ
ータを取り込み、与えられた制御コマンドで指定される
演算処理を行う。ここではHDTV用の高速処理可能な
ものを用いる。
トワーク部11で選択されたチャンネル2系統の出力デ
ータを取り込み、両者の乗算処理を行う。ここでもHD
TV用の高速処理可能なものを用いる。
れネットワーク部11で選択されたチャンネル1系統の
出力データを取り込み、与えられた制御コマンドで指定
されるクロック数分遅延出力する。ここでもHDTV用
の高速処理可能なものを用いる。
ホストコンピュータによって管理される。具体的には、
ホストインターフェース(HIF)19をホストバス
(図示せず)に接続してホストコンピュータからの制御
指令を取り込み、シーケンサ20に送る。シーケンサ2
0は制御指令から上記ネットワーク部11、ALU14
1〜144、可変ディレイ181,182に対する制御
コマンドを生成する。また、シーケンサ20はホストコ
ンピュータ側からのモニタ指令を受けて、各部の制御状
態を送り返す。
クロック生成部21で生成されるクロックCKによって
行われる。クロック生成部21は入力信号のデータと共
に送られてくるクロックCLKに基づいて各回路部への
クロックを生成する。上記ネットワーク部11のネット
ワーク制御部111について、さらに具体的に説明す
る。
御部111に与えられる制御コマンドは、図2(a)に
示すように、接続状態を指定する入力コードと下に抜け
るか0番地へ戻るかを指示する指示ビット(CONT:
0で下に抜け、JUNP:1で0番地に戻る)からなる
フォーマットで構成され、ネットワーク制御部111は
この制御コマンドを例えば4ワード分格納するメモリを
備えている。
図2(b)に示すように制御コマンドが格納される。ネ
ットワーク制御部111はこのメモリの0番地から処理
を実行し、クロックレートで各コマンドのコードに対応
した接続状態に切替制御していく。ここで、制御コマン
ドの指示ビットが1ならば、次には0番地の処理に移行
する。よって、ネットワーク部11は、例えば図2
(c)に示すように、クロック単位で接続状態をサイク
リックに切り替えていくことができる。ネットワークの
切替制御は垂直ブランキング期間(VBL)から映像有
効期間になったタイミングで制御を開始する。以上の回
路構成は一つのICにまとめられ、DSP(デジタル・
シグナル・プロセッサ)として実現される。上記構成の
デジタル映像信号処理装置の運用を以下に説明する。い
ま、HDTV、NTSCの両方に対応できる映像信号処
理DSPのモデルを設定するにあたり、下記の条件を考
える。
の実施例では、ALU、MPYをそれぞれ例えば4個備
えるようにした。近年のデバイス技術の向上に伴い、H
DTV信号対応の高速演算を行う演算器を一つのIC内
に複数個持つことは容易である。ここではHDTV対応
の演算速度をサンプリング周波数の半分の例えば37.
125MHzに設定する。
と。複数の演算器があっても、その接続の自由度がない
と有効に利用できない。図1の実施例では演算器間を任
意に接続のためのネットワーク部11を備えるようにし
た。
ログラマブルであること。複数の演算器間の接続が演算
速度と同速度でリアルタイムにかつプログラムによって
切り替えられるようにすることで処理効率を向上させ
る。図1の実施例ではネットワーク部11にネットワー
ク制御部111を設け、クロック単位で順に指定された
接続状態に切り替えていくようにした。
制御部111の切替サイクル数を例えば最大4クロック
としたが、2クロック毎にしかNW制御の必要のない場
合もある。この場合はクロック生成部21のクロックレ
ートを1/2に指定することにより、例えば2クロック
毎に4回の制御が行えるようにしておく。
Hzで動作するDSPの演算ICをキーコンポーネント
としてHDTV、NTSCの各種映像信号に適用する場
合について、いくつかの使用形態を考える。まず、高速
演算器の多重使用に関して、その処理形態に必要な用語
の定義について述べる。 (1)多重度m、伝送レートr1 、サンプリングレート
r2
算ICのクロックレートであり、高速演算レートでもあ
る)をr1 、低速映像信号(NTSC)のサンプリング
レートをr2 としたとき、多重度mは (1)式で与えられ
る。 m=r1 /r2 …(1)
ーネント信号処理時はr2 =13.5MHzなので、r
1 =40MHzとなり、現在の技術で実現可能である。
また、C信号はY信号の1/2の帯域なので、Y信号に
対してm=2であればC信号に付いてはm=4となる。
そこで、ここではm=4を最大として想定する。 (2)演算器数n
同数にする必要はないが、ここではMPY4個、ALU
4個が一つのIC内に装備されている。但し、一般化の
ため、演算器数nと定義する。 (3)ステージNo
とになる場合、そのmクロックに順番をつけ、i番目
(1<i≦m)のタイムスロットを第iステージと呼ぶ
ことにする。
の処理形態について説明する。NTSC信号の伝送形式
には種々のものがあるが、ここでは一例として、伝送レ
ートを映像サンプリングレートの整数倍にした場合を考
える。サンプリングレートのm倍のケースを想定する
と、mは定数であるので、ダミーデータを挿入するのみ
で、特に速度変換のためのメモリは必要としない。この
場合、伝送形式は以下のようになる。 V1 ,*,…,*,V2 ,*,…,*,〜 *はダミーデータであり、多重度mの場合、入力データ
はm個に1個のみ有効で、残りの(m−1)個はダミー
データとなる。
たモデルとして、図4(a)に示すようにDSP内の演
算器数が1〜2と少ないケースについて説明する。尚、
MPY、ALUの演算器は本来2入力であるが、簡単の
ため定数との演算の場合を想定して、1入力のような書
き方をする。尚、図3中「|」で区切った部分はラッチ
回路を表している。
ように、MPY1,MPY2,ALU1,ALU2によ
り乗算、加算、乗算、加算を順に演算する回路構成を上
記DSPで実現する場合を想定する。この場合の演算は
2ステージでデータをとることができる。但し、ステー
ジをそのまま割り振ると図3(b)に示すようにそれぞ
れ別々のMPY161,162とALU141,142
を用いることになり、MPY、ALUとも第1、第2ス
テージへの振り分けができない。
に示すようにダイナミックに接続することにより、可変
ディレイ181にラッチ機能を持たせれば、MPY、A
LUとも第1、第2ステージへの振り分けが可能とな
る。これによって演算器使用効率の向上が期待できる。
この様子を図4(b),(c)に示す。図4(b)は第
1ステージ、図4(c)は第2ステージのDSP接続状
態を示している。次に、上記可変ディレイ181の挿入
手法について説明する。
ラフGP において、演算器mi と演算器mj を異なるス
テージに振り分けたい場合で、かつmi とmj が同一ス
テージにある場合、mi ,mj のいずれかの手前にラッ
チを一つ挿入することでステージ振り分けを1段階進め
ることができる。
振り分けに影響を与えなければ、有向グラフGP におい
てラッチの数はシステムディレイに関係するのみなの
で、いつかは必ず完成することになる。これまでに完成
しているステージ振り分けに影響を与えないためには、
ラッチを挿入した演算器の直後に(ステージ数−1)個
のラッチを挿入した後、経路長合わせを行えばよい。最
後に一つの枝のm個の連続したラッチは、経路長差が保
たれるように注意して取り除く。
によって決まるので、任意のステージへ振り分けること
が可能となる。ここで経路長とは演算器をノードとする
ネットワーク経路におけるラッチの総数であり、経路長
合わせとは一つのノードに入る経路長の差を一定とする
ことである。以上の手法を応用し、図5(a)に示すバ
タフライ回路を図1のDSPで実現する場合を考えてみ
る。
れぞれNTSC信号である。Sin1は乗算器MPY1,
MPY2で所定の係数が乗算された後、加算器ALU
1,ALU2に送られる。また、Sin2 は乗算器MPY
1,MPY2で所定の係数が乗算された後、加算器AL
U1,ALU2に送られる。加算器ALU1,ALU2
の各加算結果はそれぞれALU3,ALU4で定数α,
βが加算され、出力信号Sout1,Sout2となる。
Y、ALUがそれぞれ2個ずつで多重度は2である)と
すると、例えば図5(b)、図5(c)に示すような振
り分けが考えられる。
61を用い、MPY3,MPY4に162を用い、AL
U1,ALU2に141を用い、ALU3,ALU4に
142を用い、さらに可変DL181,182をそれぞ
れ1ステージ分のラッチ回路としてMPY2,MPY4
の入力ラインに介在させて、多重使用を実現している。
図6(a)〜(d)にネットワーク部11の各ステージ
での接続状態を示す。
61を用い、MPY2,MPY4に162を用い、AL
U1,ALU3に141を用い、ALU2,ALU4に
142を用い、さらに可変DL181,182をそれぞ
れ1ステージ分のラッチ回路としてMPY3,MPY4
の入力ライン及びMPY1,MPY2の出力ラインに介
在させて、多重使用を実現している。図7(a)〜
(d)にネットワーク部11の各ステージでの接続状態
を示す。
によるラッチをリアルタイムに適宜挿入していくこと
で、高速演算器の低速デジタル信号処理時での有効使用
が可能となる。
をNTSC用として使用する場合について説明したが、
この発明はそのようなテレビジョン信号処理に限定され
るものではなく、高速デジタル信号処理用の装置を低速
デジタル信号処理に使用する場合であれば、同様に実現
可能である。その他、この発明の要旨を逸脱しない範囲
で種々変形しても同様に実施可能であることはいうまで
もない。
ジタル信号用であっても低速デジタル信号の信号処理に
容易に利用可能で、より汎用性の高いデジタル信号処理
装置を提供することができる。
例としてデジタル映像信号処理装置の構成を示す全体ブ
ロック構成図。
明するための図。
路図。
す図。
速演算器の振り分けを例示する回路図。
態を示す図。
態を示す図。
121〜126…ラッチ回路、131〜136…ラッチ
回路、141,144…演算器(ALU)、151〜1
54…ラッチ回路、161〜164…乗算器(MP
Y)、171〜174…ラッチ回路、181〜182…
可変ディレイ回路(DL)、19…ホストインターフェ
ース(HIF)、20…シーケンサ(SEQ)、21…
クロック生成部。
Claims (2)
- 【請求項1】 一部のチャンネルが被処理デジタル信号
の入出力チャンネルとして割り当てられる複数チャンネ
ルの入出力端と、 それぞれが前記複数チャンネルの入出力端間のうち前記
被処理デジタル信号が割り当てられていないチャンネル
の入出力端間のいずれかに接続され、個別に制御信号に
応じた処理を行う複数の高速演算器及び複数の可変ディ
レイと、 制御信号に応じて前記複数チャンネルの入出力端のうち
任意の入出力端間を接続するネットワーク部と、 前記被処理デジタル信号に対応するクロックを入力し、
前記高速演算器、可変ディレイ、ネットワーク部、ネッ
トワーク制御部の処理に要するクロックを生成するクロ
ック生成部と、 前記高速演算器、可変ディレイ、ネットワーク部に制御
信号を送り、個々の処理動作を制御するシーケンス部と
を具備し、 前記高速演算器の演算速度より十分遅い低速デジタル信
号の伝送レートを前記高速演算器に見合う伝送レートに
置き換えた高速デジタル信号を前記被処理デジタル信号
として入力し、複数の高速演算器による信号処理を行っ
て出力する場合に、前記被処理デジタル信号の伝送クロ
ック周期内を複数ステージに分けて入力端から出力端へ
の処理経路をステージ単位で切替制御し、各ステージで
所定の高速演算器と可変ディレイを介在させ、前記可変
ディレイを1ステージ分のラッチ回路として用いて前記
高速演算器を多重使用するようにした ことを特徴とする
デジタル信号処理装置。 - 【請求項2】前記高速演算器はHDTV信号用であり、
前記低速デジタル信号はNTSC信号であることを特徴
とする請求項1記載のデジタル信号処理装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31735492A JP3293906B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル信号処理装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31735492A JP3293906B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル信号処理装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH06164985A JPH06164985A (ja) | 1994-06-10 |
JP3293906B2 true JP3293906B2 (ja) | 2002-06-17 |
Family
ID=18087300
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31735492A Expired - Lifetime JP3293906B2 (ja) | 1992-11-26 | 1992-11-26 | デジタル信号処理装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3293906B2 (ja) |
-
1992
- 1992-11-26 JP JP31735492A patent/JP3293906B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH06164985A (ja) | 1994-06-10 |
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