JP2927049B2 - 画像処理装置 - Google Patents
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- JP2927049B2 JP2927049B2 JP14601191A JP14601191A JP2927049B2 JP 2927049 B2 JP2927049 B2 JP 2927049B2 JP 14601191 A JP14601191 A JP 14601191A JP 14601191 A JP14601191 A JP 14601191A JP 2927049 B2 JP2927049 B2 JP 2927049B2
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Description
【０００１】
【産業上の利用分野】本発明は、例えば人工衛星からの
画像データの処理を行う画像処理装置に関するものであ
る。
画像データの処理を行う画像処理装置に関するものであ
る。
【０００２】
【従来の技術】画像処理装置に適用可能な装置として、
本願発明者は先にマイクロプログラムによって駆動され
る多数のプロセッサからなると共に、これらのマイクロ
プログラムがＲＡＭに設けられるようにしたディジタル
信号処理装置を提案した（特開昭５８−２１５８１３号
公報参照）。この装置によれば、並列に処理を行うこと
によって多量のデータを短時間で処理することができ、
特に画像処理に適用した場合にこれを良好に行うことが
できる。
本願発明者は先にマイクロプログラムによって駆動され
る多数のプロセッサからなると共に、これらのマイクロ
プログラムがＲＡＭに設けられるようにしたディジタル
信号処理装置を提案した（特開昭５８−２１５８１３号
公報参照）。この装置によれば、並列に処理を行うこと
によって多量のデータを短時間で処理することができ、
特に画像処理に適用した場合にこれを良好に行うことが
できる。
【０００３】ところがこの装置において、従来は多数の
プロセッサで処理されるデータの転送を１本のデータバ
スで行っており、このためデータの転送を効率よく行う
ことができないものであった。
プロセッサで処理されるデータの転送を１本のデータバ
スで行っており、このためデータの転送を効率よく行う
ことができないものであった。
【０００４】
【発明が解決しようとする課題】解決しようとする問題
点は、従来の装置では処理されるデータの転送を効率よ
く行うことができないというものである。
点は、従来の装置では処理されるデータの転送を効率よ
く行うことができないというものである。
【０００５】
【課題を解決するための手段】本発明は、外部コンピュ
ータ１００が接続される装置制御部１と、この装置制御
部からの制御信号が供給されるデータ流れ制御部２と、
上記装置制御部からのデータ信号が供給されると共に上
記データ流れ制御部からの制御信号が供給される演算部
３と、この演算部との間でデータが転送されると共に上
記データ流れ制御部からの制御信号が供給されるワーク
メモリ部４と、上記演算部との間でデータが転送される
と共に上記データ流れ制御部からの制御信号が供給され
る入出力部５とから成り、上記演算部と上記ワークメモ
リ部とを接続して画像信号の各色成分を互いに独立に転
送する第１の複数のバス（ＷＩＲ、ＷＩＧ、ＷＩＢ、Ｗ
ＩＡ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡ）と、上記演算
部と上記入出力部とを接続して画像信号の各色成分を互
いに独立に転送する第２の複数のバス（ＶＩＲ、ＶＩ
Ｇ、ＶＩＢ、ＶＩＡ、ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯ
Ａ）とが設けられていることを特徴とする画像処理装置
である。
ータ１００が接続される装置制御部１と、この装置制御
部からの制御信号が供給されるデータ流れ制御部２と、
上記装置制御部からのデータ信号が供給されると共に上
記データ流れ制御部からの制御信号が供給される演算部
３と、この演算部との間でデータが転送されると共に上
記データ流れ制御部からの制御信号が供給されるワーク
メモリ部４と、上記演算部との間でデータが転送される
と共に上記データ流れ制御部からの制御信号が供給され
る入出力部５とから成り、上記演算部と上記ワークメモ
リ部とを接続して画像信号の各色成分を互いに独立に転
送する第１の複数のバス（ＷＩＲ、ＷＩＧ、ＷＩＢ、Ｗ
ＩＡ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡ）と、上記演算
部と上記入出力部とを接続して画像信号の各色成分を互
いに独立に転送する第２の複数のバス（ＶＩＲ、ＶＩ
Ｇ、ＶＩＢ、ＶＩＡ、ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯ
Ａ）とが設けられていることを特徴とする画像処理装置
である。
【０００６】
【作用】これによれば、転送を行うバスがそれぞれ独立
に設けられているので、データの転送を効率よく行うこ
とができる。
に設けられているので、データの転送を効率よく行うこ
とができる。
【０００７】
【実施例】図１は画像処理装置の全体の構成を示す。こ
の図において、装置は装置制御部１、データ流れ制御部
２、演算部３、ワークメモリ部４、入出力部５及びメモ
リバス６、データバス７、入出力データ線８によって構
成される。また１００は外部コンピュータであって、こ
の外部コンピュータ１００は装置には含まれないが、シ
ステムバス（例えばＶＭＥバス）２００を介して装置と
接続され、装置の実行制御やプログラム開発環境として
使用される。なお図中の破線は制御線、実線はデータ線
が示される。
の図において、装置は装置制御部１、データ流れ制御部
２、演算部３、ワークメモリ部４、入出力部５及びメモ
リバス６、データバス７、入出力データ線８によって構
成される。また１００は外部コンピュータであって、こ
の外部コンピュータ１００は装置には含まれないが、シ
ステムバス（例えばＶＭＥバス）２００を介して装置と
接続され、装置の実行制御やプログラム開発環境として
使用される。なお図中の破線は制御線、実線はデータ線
が示される。
【０００８】この装置において、装置制御部１と外部コ
ンピュータ１００との間で通信やデータの転送が行われ
る。そしてこの装置制御部１でメモリバス６の管理が行
われ、外部コンピュータ１００からのプログラムが装置
制御部１、メモリバス６を経由してデータ流れ制御部
２、演算部３にロードされると共に、外部コンピュータ
１００からワークメモリ部４のアクセスが行われる。
ンピュータ１００との間で通信やデータの転送が行われ
る。そしてこの装置制御部１でメモリバス６の管理が行
われ、外部コンピュータ１００からのプログラムが装置
制御部１、メモリバス６を経由してデータ流れ制御部
２、演算部３にロードされると共に、外部コンピュータ
１００からワークメモリ部４のアクセスが行われる。
【０００９】また装置制御部１とデータ流れ制御部２の
間で通信が行われ、このデータ流れ制御部２での処理が
管理される。そしてこのデータ流れ制御部２では、後述
する演算部３の各プロセッサとの通信や各プロセッサと
データバス７間の入出力制御が行われる。またワークメ
モリ部４及び入出力部５に対してそれぞれのメモリアド
レス生成の制御が行われる。
間で通信が行われ、このデータ流れ制御部２での処理が
管理される。そしてこのデータ流れ制御部２では、後述
する演算部３の各プロセッサとの通信や各プロセッサと
データバス７間の入出力制御が行われる。またワークメ
モリ部４及び入出力部５に対してそれぞれのメモリアド
レス生成の制御が行われる。
【００１０】さらに演算部３は多数（例えば７２個）の
プロセッサからなっている。またワークメモリ部４は例
えばメモリとアドレス生成部とからなり、アドレスのビ
ット割り付けにより１次元から多次元までのメモリとし
て使用される。さらに入出力部５は例えばダブルバッフ
ァ方式のメモリで構成され、高速レートのデータの入出
力ができると共に、外部同期方式によって入出力データ
線８に接続される装置のレートに合わせて入出力を行う
ことができる。
プロセッサからなっている。またワークメモリ部４は例
えばメモリとアドレス生成部とからなり、アドレスのビ
ット割り付けにより１次元から多次元までのメモリとし
て使用される。さらに入出力部５は例えばダブルバッフ
ァ方式のメモリで構成され、高速レートのデータの入出
力ができると共に、外部同期方式によって入出力データ
線８に接続される装置のレートに合わせて入出力を行う
ことができる。
【００１１】またデータバス７は例えば１６本の独立し
たバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、Ｗ
ＩＧ、ＷＩＢ、ＷＩＡ、ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯ
Ａ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡによって構成さ
れ、この内の８本（ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、
ＷＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡ）が演算部３に入力デ
ータを供給するバス線とされ、他の８本（ＶＯＲ、ＶＯ
Ｇ、ＶＯＢ、ＶＯＡ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯ
Ａ）が演算部３から出力データの供給されるバス線とさ
れる。さらにこれらのバス線のそれぞれ４本づつ（ＷＩ
Ｒ、ＷＩＧ、ＷＩＢ、ＷＩＡ、ＷＯＲ、ＷＯＧ、ＷＯ
Ｂ、ＷＯＡ）がワークメモリ部４に接続され、残りの４
本づつ（ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＶＯＲ、Ｖ
ＯＧ、ＶＯＢ、ＶＯＡ）が入出力部５に接続される。な
おワークメモリ部４及び入出力部５への接続は、演算部
３と入出力関係が逆にされる。
たバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、Ｗ
ＩＧ、ＷＩＢ、ＷＩＡ、ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯ
Ａ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡによって構成さ
れ、この内の８本（ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、
ＷＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡ）が演算部３に入力デ
ータを供給するバス線とされ、他の８本（ＶＯＲ、ＶＯ
Ｇ、ＶＯＢ、ＶＯＡ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯ
Ａ）が演算部３から出力データの供給されるバス線とさ
れる。さらにこれらのバス線のそれぞれ４本づつ（ＷＩ
Ｒ、ＷＩＧ、ＷＩＢ、ＷＩＡ、ＷＯＲ、ＷＯＧ、ＷＯ
Ｂ、ＷＯＡ）がワークメモリ部４に接続され、残りの４
本づつ（ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＶＯＲ、Ｖ
ＯＧ、ＶＯＢ、ＶＯＡ）が入出力部５に接続される。な
おワークメモリ部４及び入出力部５への接続は、演算部
３と入出力関係が逆にされる。
【００１２】さらに図２は装置制御部１の具体構成を示
す。この図において外部コンピュータ１００はシステム
バス（例えばＶＭＥバス）２００を介してメモリバス６
に接続される。また装置制御部１はメモリバス制御部１
１と、装置制御部プロセッサ１２、動作制御レジスタ１
３とからなる。
す。この図において外部コンピュータ１００はシステム
バス（例えばＶＭＥバス）２００を介してメモリバス６
に接続される。また装置制御部１はメモリバス制御部１
１と、装置制御部プロセッサ１２、動作制御レジスタ１
３とからなる。
【００１３】ここでメモリバス制御部１１は、メモリバ
ス６のデータを取り込み、解釈し、目的の機能がメモリ
バス６とデータをやり取りできるように制御線１４、１
５、１６を通じてメモリバス６の管理を行う。なお制御
線１４は装置制御部プロセッサ１２にプログラムをロー
ドする際に用いられる。制御線１５は動作制御レジスタ
１３に制御データを設定する場合や、装置内部の状況を
示す状態信号を読み出す場合に用いられる。制御線１６
はワークメモリ部４を外部コンピュータ１００がアクセ
スする際に用いられる。
ス６のデータを取り込み、解釈し、目的の機能がメモリ
バス６とデータをやり取りできるように制御線１４、１
５、１６を通じてメモリバス６の管理を行う。なお制御
線１４は装置制御部プロセッサ１２にプログラムをロー
ドする際に用いられる。制御線１５は動作制御レジスタ
１３に制御データを設定する場合や、装置内部の状況を
示す状態信号を読み出す場合に用いられる。制御線１６
はワークメモリ部４を外部コンピュータ１００がアクセ
スする際に用いられる。
【００１４】また装置制御部プロセッサ１２は、外部コ
ンピュータ１００からのプログラムがメモリバス６を経
由してロードされて動作可能にされる。そしてこの装置
制御部プロセッサ１２では、制御線１７を通じてデータ
流れ制御部２と通信して処理のタイミングを合わせた
り、データ流れ制御部２の状況を外部コンピュータ１０
０に伝えるために制御線１８を通じて動作制御レジスタ
１３に状況データを設定する。
ンピュータ１００からのプログラムがメモリバス６を経
由してロードされて動作可能にされる。そしてこの装置
制御部プロセッサ１２では、制御線１７を通じてデータ
流れ制御部２と通信して処理のタイミングを合わせた
り、データ流れ制御部２の状況を外部コンピュータ１０
０に伝えるために制御線１８を通じて動作制御レジスタ
１３に状況データを設定する。
【００１５】さらに動作制御レジスタ１３は、外部コン
ピュータ１００から装置を直接制御する制御データがメ
モリバス６を通じて供給され、制御線１５によってこの
制御データが設定される。この制御データは制御線１９
を通じて装置の各部に伝えられる。
ピュータ１００から装置を直接制御する制御データがメ
モリバス６を通じて供給され、制御線１５によってこの
制御データが設定される。この制御データは制御線１９
を通じて装置の各部に伝えられる。
【００１６】また図３はデータ流れ制御部２と装置制御
部１及び演算部３との関係を示す説明図である。この図
において、データ流れ制御部２は例えば４個のデータ流
れ制御部プロセッサ２１Ｒ、２１Ｇ、２１Ｂ、２１Ａか
らなり、それぞれがデータバス７の１／４（末尾の英字
の等しいもの）づつに対応してこれらのデータの流れを
制御する。なお上述の装置制御部１からの制御線１７
は、４個のデータ流れ制御部プロセッサ２１Ｒ、２１
Ｇ、２１Ｂ、２１Ａに対してそれぞれ往路及び復路の計
８本が独立に設けられる。
部１及び演算部３との関係を示す説明図である。この図
において、データ流れ制御部２は例えば４個のデータ流
れ制御部プロセッサ２１Ｒ、２１Ｇ、２１Ｂ、２１Ａか
らなり、それぞれがデータバス７の１／４（末尾の英字
の等しいもの）づつに対応してこれらのデータの流れを
制御する。なお上述の装置制御部１からの制御線１７
は、４個のデータ流れ制御部プロセッサ２１Ｒ、２１
Ｇ、２１Ｂ、２１Ａに対してそれぞれ往路及び復路の計
８本が独立に設けられる。
【００１７】一方、演算部３は例えば７２個のプロセッ
サ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1
〜３１Ｂ18、３１Ａ1 〜３１Ａ18が１８個づつの４組に
分割され、これらの各組ごとにデータバス７の末尾の英
字の等しいバス線（４本）が接続されると共に、各組ご
とに英字の等しいデータ流れ制御部プロセッサ２１Ｒ、
２１Ｇ、２１Ｂ、２１Ａと通信して処理が進められる。
なおデータ流れ制御部プロセッサ２１Ｒ、２１Ｇ、２１
Ｂ、２１Ａと演算部３のプロセッサとの間は各組ごとに
共通の２本の制御線で通信が行われると共に、各組ごと
に共通の４本の制御線でそれぞれデータバス７のバス線
ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、ＷＩＧ、Ｗ
ＩＢ、ＷＩＡ、ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡ、ＷＯ
Ｒ、ＷＯＧ、ＷＯＢ、ＷＯＡとの入出力の制御が行われ
る。
サ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1
〜３１Ｂ18、３１Ａ1 〜３１Ａ18が１８個づつの４組に
分割され、これらの各組ごとにデータバス７の末尾の英
字の等しいバス線（４本）が接続されると共に、各組ご
とに英字の等しいデータ流れ制御部プロセッサ２１Ｒ、
２１Ｇ、２１Ｂ、２１Ａと通信して処理が進められる。
なおデータ流れ制御部プロセッサ２１Ｒ、２１Ｇ、２１
Ｂ、２１Ａと演算部３のプロセッサとの間は各組ごとに
共通の２本の制御線で通信が行われると共に、各組ごと
に共通の４本の制御線でそれぞれデータバス７のバス線
ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、ＷＩＧ、Ｗ
ＩＢ、ＷＩＡ、ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡ、ＷＯ
Ｒ、ＷＯＧ、ＷＯＢ、ＷＯＡとの入出力の制御が行われ
る。
【００１８】さらにデータ流れ制御部２は、図４に示す
ようにワークメモリ部４及び入出力部５のアドレス生成
器のパラメータ設定及び制御も行う。すなわち図におい
て、ワークメモリ部４のアドレス生成器４１Ｒ1 、４１
Ｒ2 、４１Ｇ1 、４１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１
Ａ1 、４１Ａ2 及び入出力部５のアドレス生成器５１Ｒ
1 、５１Ｒ2 、５１Ｇ1 、５１Ｇ2 、５１Ｂ1 、５１Ｂ
2 、５１Ａ1 、５１Ａ 2 、５２Ｒ1 、５２Ｒ2 、５２Ｇ
1 、５２Ｇ2 、５２Ｂ1 、５２Ｂ2 、５２Ａ1 、５２Ａ
2 に対して、上述の演算部３と同様に英字の等しい各組
ごとに英字の等しいデータ流れ制御部プロセッサ２１
Ｒ、２１Ｇ、２１Ｂ、２１Ａからのパラメータ設定及び
制御が行われる。
ようにワークメモリ部４及び入出力部５のアドレス生成
器のパラメータ設定及び制御も行う。すなわち図におい
て、ワークメモリ部４のアドレス生成器４１Ｒ1 、４１
Ｒ2 、４１Ｇ1 、４１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１
Ａ1 、４１Ａ2 及び入出力部５のアドレス生成器５１Ｒ
1 、５１Ｒ2 、５１Ｇ1 、５１Ｇ2 、５１Ｂ1 、５１Ｂ
2 、５１Ａ1 、５１Ａ 2 、５２Ｒ1 、５２Ｒ2 、５２Ｇ
1 、５２Ｇ2 、５２Ｂ1 、５２Ｂ2 、５２Ａ1 、５２Ａ
2 に対して、上述の演算部３と同様に英字の等しい各組
ごとに英字の等しいデータ流れ制御部プロセッサ２１
Ｒ、２１Ｇ、２１Ｂ、２１Ａからのパラメータ設定及び
制御が行われる。
【００１９】また図５は演算部３の全体の構成を示す。
この図において、上述のように例えば７２個のプロセッ
サ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1
〜３１Ｂ18、３１Ａ1 〜３１Ａ18は１８個づつの４組に
分割され、これらの各組ごとにデータバス７の末尾の英
字の等しいバス線（４本）に接続される。従ってそれぞ
れバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、Ｗ
ＩＧ、ＷＩＢ、ＷＩＡからデータが供給され、処理され
たデータはバス線ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡ、Ｗ
ＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡに出力される。さらに各
添数字の等しいプロセッサ３１Ｒi 、３１Ｇi 、３１Ｂ
i 、３１Ａi （ｉ＝１〜１８）同士が信号線３２iで接
続されることによって、例えばデータが色成分別に各バ
ス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、ＷＩ
Ｇ、ＷＩＢ、ＷＩＡに供給された場合にも、色成分相互
の処理を効率よく行うことができる。
この図において、上述のように例えば７２個のプロセッ
サ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1
〜３１Ｂ18、３１Ａ1 〜３１Ａ18は１８個づつの４組に
分割され、これらの各組ごとにデータバス７の末尾の英
字の等しいバス線（４本）に接続される。従ってそれぞ
れバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、Ｗ
ＩＧ、ＷＩＢ、ＷＩＡからデータが供給され、処理され
たデータはバス線ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡ、Ｗ
ＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡに出力される。さらに各
添数字の等しいプロセッサ３１Ｒi 、３１Ｇi 、３１Ｂ
i 、３１Ａi （ｉ＝１〜１８）同士が信号線３２iで接
続されることによって、例えばデータが色成分別に各バ
ス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、ＷＩ
Ｇ、ＷＩＢ、ＷＩＡに供給された場合にも、色成分相互
の処理を効率よく行うことができる。
【００２０】さらに図６はワークメモリ部４の全体の構
成を示す。この図において、ワークメモリ部４には４個
のメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２Ａが設けられ、
それぞれデータバス７の末尾の英字の等しいバス線ＷＩ
Ｒ、ＷＩＧ、ＷＩＢ、ＷＩＡ、ＷＯＲ、ＷＯＧ、ＷＯ
Ｂ、ＷＯＡに接続される。またそれぞれ英字の等しいア
ドレス生成器４１Ｒ1 、４１Ｒ2 、４１Ｇ1 、４１
Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１Ａ1 、４１Ａ2 からの
アドレスが供給される。これによってバス線ＷＯＲ、Ｗ
ＯＧ、ＷＯＢ、ＷＯＡからのデータがメモリ４２Ｒ、４
２Ｇ、４２Ｂ、４２Ａの任意のアドレスに記憶され、ま
たメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２Ａの任意のアド
レスのデータがバス線ＷＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡ
に供給される。
成を示す。この図において、ワークメモリ部４には４個
のメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２Ａが設けられ、
それぞれデータバス７の末尾の英字の等しいバス線ＷＩ
Ｒ、ＷＩＧ、ＷＩＢ、ＷＩＡ、ＷＯＲ、ＷＯＧ、ＷＯ
Ｂ、ＷＯＡに接続される。またそれぞれ英字の等しいア
ドレス生成器４１Ｒ1 、４１Ｒ2 、４１Ｇ1 、４１
Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１Ａ1 、４１Ａ2 からの
アドレスが供給される。これによってバス線ＷＯＲ、Ｗ
ＯＧ、ＷＯＢ、ＷＯＡからのデータがメモリ４２Ｒ、４
２Ｇ、４２Ｂ、４２Ａの任意のアドレスに記憶され、ま
たメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２Ａの任意のアド
レスのデータがバス線ＷＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡ
に供給される。
【００２１】なおメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２
Ａはそれぞれ２分割して書き込み、読み出しを独立に行
うことができ、そのためアドレス生成器４１Ｒ1 、４１
Ｒ2 、４１Ｇ1 、４１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１
Ａ1 、４１Ａ2はそれぞれ２個づつ設けられている。ま
たメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２Ａのアドレス
は、アドレス生成器４１Ｒ1 、４１Ｒ2 、４１Ｇ1 、４
１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１Ａ1 、４１Ａ2 から
だけでなく、演算部３で計算されたアドレスを選択して
用いることもでき、そのためバス線ＷＯＲ、ＷＯＧ、Ｗ
ＯＢがアドレス生成器４１Ｒ1 、４１Ｒ2 、４１Ｇ1 、
４１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１Ａ1 、４１Ａ2 に
接続されて、演算部３で計算されたアドレスをこれらの
バス線ＷＯＲ、ＷＯＧ、ＷＯＢに供給することによって
所望のアドレスがアドレス生成器４１Ｒ1 、４１Ｒ2 、
４１Ｇ1 、４１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１Ａ1 、
４１Ａ2 から取り出されるようになっている。さらにメ
モリ４２Ｒ、４２Ｇ、４２Ｂ、４２Ａはそれぞれメモリ
バス６を経由して外部コンピュータ１００から直接アク
セスが行われる。
Ａはそれぞれ２分割して書き込み、読み出しを独立に行
うことができ、そのためアドレス生成器４１Ｒ1 、４１
Ｒ2 、４１Ｇ1 、４１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１
Ａ1 、４１Ａ2はそれぞれ２個づつ設けられている。ま
たメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２Ａのアドレス
は、アドレス生成器４１Ｒ1 、４１Ｒ2 、４１Ｇ1 、４
１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１Ａ1 、４１Ａ2 から
だけでなく、演算部３で計算されたアドレスを選択して
用いることもでき、そのためバス線ＷＯＲ、ＷＯＧ、Ｗ
ＯＢがアドレス生成器４１Ｒ1 、４１Ｒ2 、４１Ｇ1 、
４１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１Ａ1 、４１Ａ2 に
接続されて、演算部３で計算されたアドレスをこれらの
バス線ＷＯＲ、ＷＯＧ、ＷＯＢに供給することによって
所望のアドレスがアドレス生成器４１Ｒ1 、４１Ｒ2 、
４１Ｇ1 、４１Ｇ2 、４１Ｂ1 、４１Ｂ2 、４１Ａ1 、
４１Ａ2 から取り出されるようになっている。さらにメ
モリ４２Ｒ、４２Ｇ、４２Ｂ、４２Ａはそれぞれメモリ
バス６を経由して外部コンピュータ１００から直接アク
セスが行われる。
【００２２】また図７は入出力部５の全体の構成を示
す。この図において、入出力部５には入力側に４個のメ
モリ５３Ｒ、５３Ｇ、５３Ｂ、５３Ａと、出力側に４個
のメモリ５４Ｒ、５４Ｇ、５４Ｂ、５４Ａが設けられ、
それぞれ入出力データ線８に接続されると共に、入力側
の４個のメモリ５３Ｒ、５３Ｇ、５３Ｂ、５３Ａはそれ
ぞれデータバス７の末尾の英字の等しいバス線ＶＩＲ、
ＶＩＧ、ＶＩＢ、ＶＩＡに接続され、出力側の４個のメ
モリ５４Ｒ、５４Ｇ、５４Ｂ、５４Ａにそれぞれデータ
バス７の末尾の英字の等しいバス線ＶＯＲ、ＶＯＧ、Ｖ
ＯＢ、ＶＯＡが接続される。さらにアドレス生成器５１
Ｒ1 、５１Ｒ2、５１Ｇ1 、５１Ｇ2 、５１Ｂ1 、５１
Ｂ2 、５１Ａ1 、５１Ａ2 からのアドレスがそれぞれ英
字の等しい入力側の４個のメモリ５３Ｒ、５３Ｇ、５３
Ｂ、５３Ａに供給され、アドレス生成器５２Ｒ1 、５２
Ｒ2 、５２Ｇ1 、５２Ｇ2 、５２Ｂ1 、５２Ｂ2 、５２
Ａ1 、５２Ａ2 からのアドレスがそれぞれ英字の等しい
出力側の４個のメモリ５４Ｒ、５４Ｇ、５４Ｂ、５４Ａ
に供給される。
す。この図において、入出力部５には入力側に４個のメ
モリ５３Ｒ、５３Ｇ、５３Ｂ、５３Ａと、出力側に４個
のメモリ５４Ｒ、５４Ｇ、５４Ｂ、５４Ａが設けられ、
それぞれ入出力データ線８に接続されると共に、入力側
の４個のメモリ５３Ｒ、５３Ｇ、５３Ｂ、５３Ａはそれ
ぞれデータバス７の末尾の英字の等しいバス線ＶＩＲ、
ＶＩＧ、ＶＩＢ、ＶＩＡに接続され、出力側の４個のメ
モリ５４Ｒ、５４Ｇ、５４Ｂ、５４Ａにそれぞれデータ
バス７の末尾の英字の等しいバス線ＶＯＲ、ＶＯＧ、Ｖ
ＯＢ、ＶＯＡが接続される。さらにアドレス生成器５１
Ｒ1 、５１Ｒ2、５１Ｇ1 、５１Ｇ2 、５１Ｂ1 、５１
Ｂ2 、５１Ａ1 、５１Ａ2 からのアドレスがそれぞれ英
字の等しい入力側の４個のメモリ５３Ｒ、５３Ｇ、５３
Ｂ、５３Ａに供給され、アドレス生成器５２Ｒ1 、５２
Ｒ2 、５２Ｇ1 、５２Ｇ2 、５２Ｂ1 、５２Ｂ2 、５２
Ａ1 、５２Ａ2 からのアドレスがそれぞれ英字の等しい
出力側の４個のメモリ５４Ｒ、５４Ｇ、５４Ｂ、５４Ａ
に供給される。
【００２３】なおメモリ５３Ｒ、５３Ｇ、５３Ｂ、５３
Ａ、５４Ｒ、５４Ｇ、５４Ｂ、５４Ａはそれぞれ２分割
して書き込み、読み出しを独立に行うことができ、その
ためアドレス生成器５１Ｒ1 、５１Ｒ2 、５１Ｇ1 、５
１Ｇ2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、５１Ａ2 、５
２Ｒ1 、５２Ｒ2、５２Ｇ1 、５２Ｇ2 、５２Ｂ1 、５
２Ｂ2 、５２Ａ1 、５２Ａ2 はそれぞれ２個づつ設けら
れている。また各アドレス生成器５１Ｒ1 、５１Ｒ2 、
５１Ｇ1 、５１Ｇ2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、
５１Ａ2 、５２Ｒ1 、５２Ｒ2 、５２Ｇ1 、５２Ｇ2 、
５２Ｂ1 、５２Ｂ2 、５２Ａ1 、５２Ａ2 はそれぞれ英
字の等しいデータ流れ制御部プロセッサ２１Ｒ、２１
Ｇ、２１Ｂ、２１Ａからの制御信号によってパラメータ
設定や生成開始等の制御が行われる。さらに入力側の４
個のメモリ５３Ｒ、５３Ｇ、５３Ｂ、５３Ａの書き込み
を担当するアドレス生成器５１Ｒ1 、５１Ｒ2 、５１Ｇ
1 、５１Ｇ2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、５１Ａ
2 と、出力側の４個のメモリ５４Ｒ、５４Ｇ、５４Ｂ、
５４Ａの読み出しを担当するアドレス生成器５２Ｒ1 、
５２Ｒ2 、５２Ｇ1 、５２Ｇ2 、５２Ｂ1 、５２Ｂ2 、
５２Ａ1 、５２Ａ2 はアドレス生成時に外部クロックで
動作される。
Ａ、５４Ｒ、５４Ｇ、５４Ｂ、５４Ａはそれぞれ２分割
して書き込み、読み出しを独立に行うことができ、その
ためアドレス生成器５１Ｒ1 、５１Ｒ2 、５１Ｇ1 、５
１Ｇ2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、５１Ａ2 、５
２Ｒ1 、５２Ｒ2、５２Ｇ1 、５２Ｇ2 、５２Ｂ1 、５
２Ｂ2 、５２Ａ1 、５２Ａ2 はそれぞれ２個づつ設けら
れている。また各アドレス生成器５１Ｒ1 、５１Ｒ2 、
５１Ｇ1 、５１Ｇ2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、
５１Ａ2 、５２Ｒ1 、５２Ｒ2 、５２Ｇ1 、５２Ｇ2 、
５２Ｂ1 、５２Ｂ2 、５２Ａ1 、５２Ａ2 はそれぞれ英
字の等しいデータ流れ制御部プロセッサ２１Ｒ、２１
Ｇ、２１Ｂ、２１Ａからの制御信号によってパラメータ
設定や生成開始等の制御が行われる。さらに入力側の４
個のメモリ５３Ｒ、５３Ｇ、５３Ｂ、５３Ａの書き込み
を担当するアドレス生成器５１Ｒ1 、５１Ｒ2 、５１Ｇ
1 、５１Ｇ2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、５１Ａ
2 と、出力側の４個のメモリ５４Ｒ、５４Ｇ、５４Ｂ、
５４Ａの読み出しを担当するアドレス生成器５２Ｒ1 、
５２Ｒ2 、５２Ｇ1 、５２Ｇ2 、５２Ｂ1 、５２Ｂ2 、
５２Ａ1 、５２Ａ2 はアドレス生成時に外部クロックで
動作される。
【００２４】さらに図８は、演算部３を形成するプロセ
ッサ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ
1 〜３１Ｂ18、３１Ａ1 〜３１Ａ18の内の１つのプロセ
ッサ３１の制御系の構成を示し、この構成は全てのプロ
セッサに共通のものである。この図において、３０１は
選択器、３０２はプログラムコントローラ、３０３はマ
ップレジスタ、３０４は選択器、３０５は１段目レジス
タ、３０６はマイクロプログラムメモリ、３０７は２段
目レジスタ、３０８は選択器、３０９はループカウンタ
である。
ッサ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ
1 〜３１Ｂ18、３１Ａ1 〜３１Ａ18の内の１つのプロセ
ッサ３１の制御系の構成を示し、この構成は全てのプロ
セッサに共通のものである。この図において、３０１は
選択器、３０２はプログラムコントローラ、３０３はマ
ップレジスタ、３０４は選択器、３０５は１段目レジス
タ、３０６はマイクロプログラムメモリ、３０７は２段
目レジスタ、３０８は選択器、３０９はループカウンタ
である。
【００２５】そしてこの構成において、選択器３０１は
状態信号ＣＣ０・・・ＣＣ３１の１つを選択し、プログ
ラムコントローラ３０２の制御コードとして用いるもの
である。マップレジスタ３０３は外部コンピュータ１０
０から供給されるＭＡＰデータを保持し、このＭＡＰデ
ータは通常プログラムの実行開始アドレスとして用いら
れる。またこの装置では、プログラムコントローラ３０
２とマイクロプログラムメモリ３０６との間に１段目レ
ジスタ３０５が設けられており、これによってプログラ
ムコントローラ３０２の信号処理時間とマイクロプログ
ラムメモリ３０６のアクセス時間の合計時間（プログラ
ムコントローラ３０２のアドレス生成時間＋マイクロプ
ログラムメモリ３０６のアクセス時間）から両者の遅い
方の時間にスピードアップして動作できる。なお合計時
間での動作で支障の無いときはレジスタ３０５は不要で
ある。
状態信号ＣＣ０・・・ＣＣ３１の１つを選択し、プログ
ラムコントローラ３０２の制御コードとして用いるもの
である。マップレジスタ３０３は外部コンピュータ１０
０から供給されるＭＡＰデータを保持し、このＭＡＰデ
ータは通常プログラムの実行開始アドレスとして用いら
れる。またこの装置では、プログラムコントローラ３０
２とマイクロプログラムメモリ３０６との間に１段目レ
ジスタ３０５が設けられており、これによってプログラ
ムコントローラ３０２の信号処理時間とマイクロプログ
ラムメモリ３０６のアクセス時間の合計時間（プログラ
ムコントローラ３０２のアドレス生成時間＋マイクロプ
ログラムメモリ３０６のアクセス時間）から両者の遅い
方の時間にスピードアップして動作できる。なお合計時
間での動作で支障の無いときはレジスタ３０５は不要で
ある。
【００２６】さらにプログラムコントローラ３０２はマ
イクロプログラムメモリ３０６のアドレスを生成する。
このアドレスは、２段目レジスタ３０７からのアドレス
データとマップレジスタ３０３の出力の一方が２段目レ
ジスタ３０７からの選択信号で選択され、この選択され
たアドレスデータが２段目レジスタ３０７からの次期命
令ＩＮＳＴと選択器３０１からの制御コードによって、
そのままマイクロプログラムメモリ３０６のアドレスに
なる場合や、単に現在のアドレスに１を加えたアドレス
になる場合がある。そしてプログラムコントローラ３０
２で生成されたアドレスは１段目レジスタ３０５でラッ
チされてマイクロプログラムメモリ３０６に供給され
る。
イクロプログラムメモリ３０６のアドレスを生成する。
このアドレスは、２段目レジスタ３０７からのアドレス
データとマップレジスタ３０３の出力の一方が２段目レ
ジスタ３０７からの選択信号で選択され、この選択され
たアドレスデータが２段目レジスタ３０７からの次期命
令ＩＮＳＴと選択器３０１からの制御コードによって、
そのままマイクロプログラムメモリ３０６のアドレスに
なる場合や、単に現在のアドレスに１を加えたアドレス
になる場合がある。そしてプログラムコントローラ３０
２で生成されたアドレスは１段目レジスタ３０５でラッ
チされてマイクロプログラムメモリ３０６に供給され
る。
【００２７】またマイクロプログラムメモリ３０６から
は、２段目レジスタ３０７の入力になる信号と、後述す
る信号系に行く信号ＮＵＭが取り出される。さらに２段
目レジスタ３０７からは、上述した信号の他に、選択器
３０１の選択信号や、後述する信号系の制御及び他のプ
ロセッサと通信するための信号が取り出される。
は、２段目レジスタ３０７の入力になる信号と、後述す
る信号系に行く信号ＮＵＭが取り出される。さらに２段
目レジスタ３０７からは、上述した信号の他に、選択器
３０１の選択信号や、後述する信号系の制御及び他のプ
ロセッサと通信するための信号が取り出される。
【００２８】さらにループカウンタ３０９はプログラム
のループ回数を制御する信号を生成する。すなわちこの
ループカウンタ３０９の入力には、２段目レジスタ３０
７からのアドレスデータ、後述する信号系の算術論理演
算器３１２からのデータ、及び、同じく信号系のスタッ
クＳＴＫからの信号の中から選択器３０８で選択された
信号が供給される。そしてこのループカウンタ３０９で
所定の回数のループが終了したか否かを示す信号が生成
され、この信号が選択器３０１の状態信号ＣＣ３１にな
る。
のループ回数を制御する信号を生成する。すなわちこの
ループカウンタ３０９の入力には、２段目レジスタ３０
７からのアドレスデータ、後述する信号系の算術論理演
算器３１２からのデータ、及び、同じく信号系のスタッ
クＳＴＫからの信号の中から選択器３０８で選択された
信号が供給される。そしてこのループカウンタ３０９で
所定の回数のループが終了したか否かを示す信号が生成
され、この信号が選択器３０１の状態信号ＣＣ３１にな
る。
【００２９】また図９は、演算部３を形成するプロセッ
サ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1
〜３１Ｂ18、３１Ａ1 〜３１Ａ18の内の１つのプロセッ
サ３１の信号系の構成を示し、この構成は全てのプロセ
ッサに共通のものである。この図において、信号系は３
つの算術論理演算器（ＡＬＵ）３１１、３１２、３１３
と乗算器（ＭＰＹ）３１４、係数メモリ３１５、プロセ
ッサ固有のワークメモリ３１６、３１７とからなる。な
お上述の制御系からの信号ＮＵＭは信号系の４箇所（選
択器３１８、レジスタ（Ｒ）３１９、選択器３２０、３
２１）に入力でき、例えばマイクロプログラムで定義す
る定数として処理に利用される。
サ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1
〜３１Ｂ18、３１Ａ1 〜３１Ａ18の内の１つのプロセッ
サ３１の信号系の構成を示し、この構成は全てのプロセ
ッサに共通のものである。この図において、信号系は３
つの算術論理演算器（ＡＬＵ）３１１、３１２、３１３
と乗算器（ＭＰＹ）３１４、係数メモリ３１５、プロセ
ッサ固有のワークメモリ３１６、３１７とからなる。な
お上述の制御系からの信号ＮＵＭは信号系の４箇所（選
択器３１８、レジスタ（Ｒ）３１９、選択器３２０、３
２１）に入力でき、例えばマイクロプログラムで定義す
る定数として処理に利用される。
【００３０】そしてこの構成において、係数メモリ３１
５には処理に必要な大量のデータ、例えばフーリエ変換
の三角関数表などを収容するのに使用される。この係数
メモリ３１５に対するアドレスは算術論理演算器３１１
からレジスタ３２２を通じて供給される。また信号系の
データは乗算器３１４に入力される際、２つのデータが
選択器３２３、３２４で制御系からの指示で選択され
る。さらに乗算器３１４の出力側の３２５は丸め回路
（ＲＮＤ）、算術論理演算器３１２の出力側の３２６は
クリップ回路（ＣＬＩＰ）、３２７は絶対値回路（ＡＢ
Ｓ）、３２８はスタック（ＳＴＫ）である。
５には処理に必要な大量のデータ、例えばフーリエ変換
の三角関数表などを収容するのに使用される。この係数
メモリ３１５に対するアドレスは算術論理演算器３１１
からレジスタ３２２を通じて供給される。また信号系の
データは乗算器３１４に入力される際、２つのデータが
選択器３２３、３２４で制御系からの指示で選択され
る。さらに乗算器３１４の出力側の３２５は丸め回路
（ＲＮＤ）、算術論理演算器３１２の出力側の３２６は
クリップ回路（ＣＬＩＰ）、３２７は絶対値回路（ＡＢ
Ｓ）、３２８はスタック（ＳＴＫ）である。
【００３１】またプロセッサ固有のワークメモリ３１
６、３１７に対するアドレスは算術論理演算器３１３か
らレジスタ３２９を通じて供給される。これらのワーク
メモリ３１６、３１７はプロセッサとデータバス７との
データの入出力にも使用され、プロセッサの入力データ
は末尾の英字の等しいバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、
ＶＩＡ、ＷＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡから供給さ
れ、出力データはバス線ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯ
Ａ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡに供給される。な
おバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、Ｗ
ＩＧ、ＷＩＢ、ＷＩＡと接しているレジスタ３３０、３
３１のラッチ制御、及び、バス線ＶＯＲ、ＶＯＧ、ＶＯ
Ｂ、ＶＯＡ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡと接して
いるレジスタ３３２、３３３の出力制御はデータ流れ制
御部２によって行われる。さらにＤＢＥ0 、ＤＢＥ21、
ＤＢＥ22、ＤＢＥ31、ＤＢＥ32、ＤＢＥ4 、ＤＢＥ5 は
装置の診断やプログラム開発を効率よく行えるように用
意されたデバッグデータの取り出し口である。
６、３１７に対するアドレスは算術論理演算器３１３か
らレジスタ３２９を通じて供給される。これらのワーク
メモリ３１６、３１７はプロセッサとデータバス７との
データの入出力にも使用され、プロセッサの入力データ
は末尾の英字の等しいバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、
ＶＩＡ、ＷＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡから供給さ
れ、出力データはバス線ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯ
Ａ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡに供給される。な
おバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、Ｗ
ＩＧ、ＷＩＢ、ＷＩＡと接しているレジスタ３３０、３
３１のラッチ制御、及び、バス線ＶＯＲ、ＶＯＧ、ＶＯ
Ｂ、ＶＯＡ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡと接して
いるレジスタ３３２、３３３の出力制御はデータ流れ制
御部２によって行われる。さらにＤＢＥ0 、ＤＢＥ21、
ＤＢＥ22、ＤＢＥ31、ＤＢＥ32、ＤＢＥ4 、ＤＢＥ5 は
装置の診断やプログラム開発を効率よく行えるように用
意されたデバッグデータの取り出し口である。
【００３２】装置の構成は以上のようになっている。そ
こで外部コンピュータ１００からＶＭＥバス２００経由
で装置制御部１にプログラムのロードが指示されると、
メモリバス制御部１１と動作制御レジスタ１３からの制
御信号によって、ＶＭＥバス２００、装置制御部１、メ
モリバス６を通じて、装置制御部１の装置制御部プロセ
ッサ１２、データ流れ制御部２の４個のデータ流れ制御
部プロセッサ２１Ｒ、２１Ｇ、２１Ｂ、２１Ａ、演算部
３の例えば７２個のプロセッサ３１Ｒ1 〜３１Ｒ18、３
１Ｇ1 〜３１Ｇ18、３１Ｂ1 〜３１Ｂ18、３１Ａ1 〜３
１Ａ18にプログラムと処理に必要なデータがロードされ
る。これによって装置内のプロセッサは動作可能にされ
る。なお演算部３の例えば７２個のプロセッサ３１Ｒ1
〜３１Ｒ 18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1 〜３１
Ｂ18、３１Ａ1 〜３１Ａ18にロードされるプログラムは
処理内容により同じ場合もあれば、各プロセッサにより
異なる場合もある。
こで外部コンピュータ１００からＶＭＥバス２００経由
で装置制御部１にプログラムのロードが指示されると、
メモリバス制御部１１と動作制御レジスタ１３からの制
御信号によって、ＶＭＥバス２００、装置制御部１、メ
モリバス６を通じて、装置制御部１の装置制御部プロセ
ッサ１２、データ流れ制御部２の４個のデータ流れ制御
部プロセッサ２１Ｒ、２１Ｇ、２１Ｂ、２１Ａ、演算部
３の例えば７２個のプロセッサ３１Ｒ1 〜３１Ｒ18、３
１Ｇ1 〜３１Ｇ18、３１Ｂ1 〜３１Ｂ18、３１Ａ1 〜３
１Ａ18にプログラムと処理に必要なデータがロードされ
る。これによって装置内のプロセッサは動作可能にされ
る。なお演算部３の例えば７２個のプロセッサ３１Ｒ1
〜３１Ｒ 18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1 〜３１
Ｂ18、３１Ａ1 〜３１Ａ18にロードされるプログラムは
処理内容により同じ場合もあれば、各プロセッサにより
異なる場合もある。
【００３３】さらに処理対象データの入力は、外部コン
ピュータ１００からワークメモリ部４を通じて、または
外部インターフェース（図示せず）から入出力部５を通
じて行うことができる。まず外部コンピュータ１００か
ら行う場合には、外部コンピュータ１００からワークメ
モリ部４の４個のメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２
Ａにデータを転送する。これは外部コンピュータ１００
からＶＭＥバス２００経由で装置制御部１にワークメモ
リ部４へデータを転送することが指示されると、メモリ
バス制御部１１と動作制御レジスタ１３からの制御信号
によって、ＶＭＥバス２００、装置制御部１、メモリバ
ス６を通じて、ワークメモリ部４の４個のメモリ４２
Ｒ、４２Ｇ、４２Ｂ、４２Ａにデータが転送される。こ
の場合の制御は外部コンピュータ１００の主導で行わ
れ、装置は実行状態でなくてもよい。
ピュータ１００からワークメモリ部４を通じて、または
外部インターフェース（図示せず）から入出力部５を通
じて行うことができる。まず外部コンピュータ１００か
ら行う場合には、外部コンピュータ１００からワークメ
モリ部４の４個のメモリ４２Ｒ、４２Ｇ、４２Ｂ、４２
Ａにデータを転送する。これは外部コンピュータ１００
からＶＭＥバス２００経由で装置制御部１にワークメモ
リ部４へデータを転送することが指示されると、メモリ
バス制御部１１と動作制御レジスタ１３からの制御信号
によって、ＶＭＥバス２００、装置制御部１、メモリバ
ス６を通じて、ワークメモリ部４の４個のメモリ４２
Ｒ、４２Ｇ、４２Ｂ、４２Ａにデータが転送される。こ
の場合の制御は外部コンピュータ１００の主導で行わ
れ、装置は実行状態でなくてもよい。
【００３４】また処理対象データの入力を外部インター
フェースから入出力部５を通じて行う場合には、外部イ
ンターフェースからのデータ転送制御信号（例えば画像
データの場合のフレーム開始信号やライン開始信号）を
データ流れ制御部２が受け、入出力部５の書き込み用ア
ドレス生成器５１Ｒ1 、５１Ｒ2 、５１Ｇ1 、５１
Ｇ 2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、５１Ａ2 がデー
タ流れ制御部２からの制御信号で起動される。そして入
力側の４個のメモリ５３Ｒ、５３Ｇ、５３Ｂ、５３Ａに
外部インターフェースからのデータが外部インターフェ
ースのクロックに同期して転送される。この場合に、外
部コンピュータ１００は装置のプログラムを起動し、そ
の後処理の主導権を装置側に移す。
フェースから入出力部５を通じて行う場合には、外部イ
ンターフェースからのデータ転送制御信号（例えば画像
データの場合のフレーム開始信号やライン開始信号）を
データ流れ制御部２が受け、入出力部５の書き込み用ア
ドレス生成器５１Ｒ1 、５１Ｒ2 、５１Ｇ1 、５１
Ｇ 2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、５１Ａ2 がデー
タ流れ制御部２からの制御信号で起動される。そして入
力側の４個のメモリ５３Ｒ、５３Ｇ、５３Ｂ、５３Ａに
外部インターフェースからのデータが外部インターフェ
ースのクロックに同期して転送される。この場合に、外
部コンピュータ１００は装置のプログラムを起動し、そ
の後処理の主導権を装置側に移す。
【００３５】さらに外部コンピュータ１００からワーク
メモリ部４または外部インターフェースから入出力部５
に転送されたデータを、演算部３の例えば７２個のプロ
セッサ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１
Ｂ1 〜３１Ｂ18、３１Ａ1〜３１Ａ18に配給する動作は
次のようにして行われる。まず外部コンピュータ１００
からワークメモリ部４に転送されたデータを配給する場
合には、データ流れ制御部２にロードされたプログラム
の指示に従って、データ流れ制御部２がワークメモリ部
４の読み出し用アドレス生成器４１Ｒ1 、４１Ｇ1 、４
１Ｂ1 、４１Ａ 1 を起動し、同時にデータを配給する演
算部３のプロセッサの入力側のバス線ＷＩＲ、ＷＩＧ、
ＷＩＢ、ＷＩＡと接しているレジスタ３３２にラッチ制
御信号を供給する。これによってワークメモリ部４に転
送されたデータが演算部３の指定したプロセッサ３１Ｒ
1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1 〜３１Ｂ
18、３１Ａ1 〜３１Ａ18に配給される。
メモリ部４または外部インターフェースから入出力部５
に転送されたデータを、演算部３の例えば７２個のプロ
セッサ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１
Ｂ1 〜３１Ｂ18、３１Ａ1〜３１Ａ18に配給する動作は
次のようにして行われる。まず外部コンピュータ１００
からワークメモリ部４に転送されたデータを配給する場
合には、データ流れ制御部２にロードされたプログラム
の指示に従って、データ流れ制御部２がワークメモリ部
４の読み出し用アドレス生成器４１Ｒ1 、４１Ｇ1 、４
１Ｂ1 、４１Ａ 1 を起動し、同時にデータを配給する演
算部３のプロセッサの入力側のバス線ＷＩＲ、ＷＩＧ、
ＷＩＢ、ＷＩＡと接しているレジスタ３３２にラッチ制
御信号を供給する。これによってワークメモリ部４に転
送されたデータが演算部３の指定したプロセッサ３１Ｒ
1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1 〜３１Ｂ
18、３１Ａ1 〜３１Ａ18に配給される。
【００３６】また外部インターフェースから入出力部５
に転送されたデータを配給する場合には、データ流れ制
御部２にロードされたプログラムの指示に従って、デー
タ流れ制御部２が入出力部５の入力側のアドレス生成器
５２Ｒ1 、５２Ｒ2 、５２Ｇ 1 、５２Ｇ2 、５２Ｂ1 、
５２Ｂ2 、５２Ａ1 、５２Ａ2を起動し、以下同様に、
同時にデータを配給する演算部３のプロセッサの入力側
のバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡと接している
レジスタ３３０にラッチ制御信号を供給する。これによ
って入出力部５に転送されたデータが演算部３の指定し
たプロセッサ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１
Ｇ18、３１Ｂ1 〜３１Ｂ18、３１Ａ1 〜３１Ａ18に配給
される。
に転送されたデータを配給する場合には、データ流れ制
御部２にロードされたプログラムの指示に従って、デー
タ流れ制御部２が入出力部５の入力側のアドレス生成器
５２Ｒ1 、５２Ｒ2 、５２Ｇ 1 、５２Ｇ2 、５２Ｂ1 、
５２Ｂ2 、５２Ａ1 、５２Ａ2を起動し、以下同様に、
同時にデータを配給する演算部３のプロセッサの入力側
のバス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡと接している
レジスタ３３０にラッチ制御信号を供給する。これによ
って入出力部５に転送されたデータが演算部３の指定し
たプロセッサ３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１
Ｇ18、３１Ｂ1 〜３１Ｂ18、３１Ａ1 〜３１Ａ18に配給
される。
【００３７】さらにデータ流れ制御部２は、演算部３の
プロセッサと個々に通信してデータの集配のタイミング
をとる。また演算部３のプロセッサのレジスタ３３０、
３３１にラッチされたデータは演算部３のプロセッサの
信号系で生成されるアドレスでプロセッサ固有のワーク
メモリ３１６または３１７に格納される。なおプロセッ
サに入力されるデータは孤立データの場合やブロックデ
ータの場合もある。これらのワークメモリ３１６または
３１７に格納されたデータは再び信号系で生成されるア
ドレスで読み出され、プロセッサ内の演算機能を用いて
予めロードされたプログラムの指示で目的の処理が行わ
れる。この処理されたデータは再び信号系で生成される
アドレスでワークメモリ３１６または３１７に格納され
る。
プロセッサと個々に通信してデータの集配のタイミング
をとる。また演算部３のプロセッサのレジスタ３３０、
３３１にラッチされたデータは演算部３のプロセッサの
信号系で生成されるアドレスでプロセッサ固有のワーク
メモリ３１６または３１７に格納される。なおプロセッ
サに入力されるデータは孤立データの場合やブロックデ
ータの場合もある。これらのワークメモリ３１６または
３１７に格納されたデータは再び信号系で生成されるア
ドレスで読み出され、プロセッサ内の演算機能を用いて
予めロードされたプログラムの指示で目的の処理が行わ
れる。この処理されたデータは再び信号系で生成される
アドレスでワークメモリ３１６または３１７に格納され
る。
【００３８】また演算部３の例えば７２個のプロセッサ
３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1 〜
３１Ｂ18、３１Ａ1 〜３１Ａ18で処理されたデータを、
ワークメモリ部４または入出力部５に回収する動作は次
のようにして行われる。まずワークメモリ部４に回収す
る場合には、データ流れ制御部２が演算部３のプロセッ
サと個々に通信し、演算部３のプロセッサはデータ出力
の許可が得られると、プロセッサ固有のワークメモリ３
１７にアドレスを供給してデータを読み出し、出力側レ
ジスタ３３３にデータを順次セットする。さらにデータ
流れ制御部２から出力側レジスタ３３３に出力制御信号
を供給し、データを出力側のバス線ＷＯＲ、ＷＯＧ、Ｗ
ＯＢ、ＷＯＡに供給する。同時にデータ流れ制御部２が
ワークメモリ部４の書き込み用アドレス生成器４１
Ｒ2 、４１Ｇ2 、４１Ｂ2 、４１Ａ2 を起動し、メモリ
４２Ｒ、４２Ｇ、４２Ｂ、４２Ａにデータが格納され
る。
３１Ｒ1 〜３１Ｒ18、３１Ｇ1 〜３１Ｇ18、３１Ｂ1 〜
３１Ｂ18、３１Ａ1 〜３１Ａ18で処理されたデータを、
ワークメモリ部４または入出力部５に回収する動作は次
のようにして行われる。まずワークメモリ部４に回収す
る場合には、データ流れ制御部２が演算部３のプロセッ
サと個々に通信し、演算部３のプロセッサはデータ出力
の許可が得られると、プロセッサ固有のワークメモリ３
１７にアドレスを供給してデータを読み出し、出力側レ
ジスタ３３３にデータを順次セットする。さらにデータ
流れ制御部２から出力側レジスタ３３３に出力制御信号
を供給し、データを出力側のバス線ＷＯＲ、ＷＯＧ、Ｗ
ＯＢ、ＷＯＡに供給する。同時にデータ流れ制御部２が
ワークメモリ部４の書き込み用アドレス生成器４１
Ｒ2 、４１Ｇ2 、４１Ｂ2 、４１Ａ2 を起動し、メモリ
４２Ｒ、４２Ｇ、４２Ｂ、４２Ａにデータが格納され
る。
【００３９】さらに入出力部５に回収する場合には、デ
ータ流れ制御部２が演算部３のプロセッサと個々に通信
し、演算部３のプロセッサはデータ出力の許可が得られ
ると、プロセッサ固有のワークメモリ３１６にアドレス
を供給してデータを読み出し、出力側レジスタ３３１に
データを順次セットする。さらにデータ流れ制御部２か
ら出力側レジスタ３３１に出力制御信号を供給し、デー
タを出力側のバス線ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡに
供給する。同時にデータ流れ制御部２が入出力部５の出
力側のアドレス生成器５１Ｒ1 、５１Ｒ2 、５１Ｇ1 、
５１Ｇ2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、５１Ａ2 を
起動し、出力側のメモリ５４Ｒ、５４Ｇ、５４Ｂ、５４
Ａにデータが格納される。
ータ流れ制御部２が演算部３のプロセッサと個々に通信
し、演算部３のプロセッサはデータ出力の許可が得られ
ると、プロセッサ固有のワークメモリ３１６にアドレス
を供給してデータを読み出し、出力側レジスタ３３１に
データを順次セットする。さらにデータ流れ制御部２か
ら出力側レジスタ３３１に出力制御信号を供給し、デー
タを出力側のバス線ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡに
供給する。同時にデータ流れ制御部２が入出力部５の出
力側のアドレス生成器５１Ｒ1 、５１Ｒ2 、５１Ｇ1 、
５１Ｇ2 、５１Ｂ1 、５１Ｂ2 、５１Ａ1 、５１Ａ2 を
起動し、出力側のメモリ５４Ｒ、５４Ｇ、５４Ｂ、５４
Ａにデータが格納される。
【００４０】またワークメモリ部４から外部コンピュー
タ１００、または入出力部５から外部インターフェース
（図示せず）へ処理データを出力する動作は次のように
して行われる。まずワークメモリ部４から外部コンピュ
ータ１００へ処理データを出力する場合は、外部コンピ
ュータ１００からＶＭＥバス２００経由で装置制御部１
にワークメモリ部４のデータを外部コンピュータ１００
へ転送することが指示されると、メモリバス制御部１１
と動作制御レジスタ１３からの制御信号によって、ワー
クメモリ部４の４個のメモリ４２Ｒ、４２Ｇ、４２Ｂ、
４２ＡのデータがＶＭＥバス２００、装置制御部１、メ
モリバス６を通じて、外部コンピュータ１００へ転送さ
れる。この場合の制御は外部コンピュータ１００の主導
で行われ、装置は実行状態でなくてもよい。
タ１００、または入出力部５から外部インターフェース
（図示せず）へ処理データを出力する動作は次のように
して行われる。まずワークメモリ部４から外部コンピュ
ータ１００へ処理データを出力する場合は、外部コンピ
ュータ１００からＶＭＥバス２００経由で装置制御部１
にワークメモリ部４のデータを外部コンピュータ１００
へ転送することが指示されると、メモリバス制御部１１
と動作制御レジスタ１３からの制御信号によって、ワー
クメモリ部４の４個のメモリ４２Ｒ、４２Ｇ、４２Ｂ、
４２ＡのデータがＶＭＥバス２００、装置制御部１、メ
モリバス６を通じて、外部コンピュータ１００へ転送さ
れる。この場合の制御は外部コンピュータ１００の主導
で行われ、装置は実行状態でなくてもよい。
【００４１】さらに入出力部５から外部インターフェー
スへ処理データを出力する場合には、外部インターフェ
ースからのデータ転送制御信号（例えば画像データの場
合のフレーム開始信号やライン開始信号）をデータ流れ
制御部２が受け、入出力部５の読み出し用アドレス生成
器５２Ｒ1 、５２Ｒ2 、５２Ｇ1 、５２Ｇ2 、５２
Ｂ 1 、５２Ｂ2 、５２Ａ1 、５２Ａ2 がデータ流れ制御
部２からの制御信号で起動される。そして出力側の４個
のメモリ５４Ｒ、５４Ｇ、５４Ｂ、５４Ａからのデータ
が外部インターフェースのクロックに同期して外部イン
ターフェースに転送される。この場合に、外部コンピュ
ータ１００は装置のプログラムを起動し、その後処理の
主導権を装置側に移す。
スへ処理データを出力する場合には、外部インターフェ
ースからのデータ転送制御信号（例えば画像データの場
合のフレーム開始信号やライン開始信号）をデータ流れ
制御部２が受け、入出力部５の読み出し用アドレス生成
器５２Ｒ1 、５２Ｒ2 、５２Ｇ1 、５２Ｇ2 、５２
Ｂ 1 、５２Ｂ2 、５２Ａ1 、５２Ａ2 がデータ流れ制御
部２からの制御信号で起動される。そして出力側の４個
のメモリ５４Ｒ、５４Ｇ、５４Ｂ、５４Ａからのデータ
が外部インターフェースのクロックに同期して外部イン
ターフェースに転送される。この場合に、外部コンピュ
ータ１００は装置のプログラムを起動し、その後処理の
主導権を装置側に移す。
【００４２】以上が一般的な処理の流れである。この他
に上述の装置では演算部３で処理されたデータを一旦ワ
ークメモリ部４に格納し、それを再度読み出して処理を
行う場合などにも適用できる。これは例えば別画像との
相関処理を行う場合に必要とされるものであるが、その
場合には、例えば上述の段落番号〔００３５〕〔００３
７〕〔００３８〕の処理を繰り返し行うことで実行でき
る。
に上述の装置では演算部３で処理されたデータを一旦ワ
ークメモリ部４に格納し、それを再度読み出して処理を
行う場合などにも適用できる。これは例えば別画像との
相関処理を行う場合に必要とされるものであるが、その
場合には、例えば上述の段落番号〔００３５〕〔００３
７〕〔００３８〕の処理を繰り返し行うことで実行でき
る。
【００４３】こうして画像処理を行うことができる訳で
あるが、上述の装置によれば、転送を行うバス７がそれ
ぞれ独立（バス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、Ｗ
ＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡ、ＶＯＲ、ＶＯＧ、ＶＯ
Ｂ、ＶＯＡ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡ）に設け
られているので、データの転送を効率よく行うことがで
きるものである。
あるが、上述の装置によれば、転送を行うバス７がそれ
ぞれ独立（バス線ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、Ｗ
ＩＲ、ＷＩＧ、ＷＩＢ、ＷＩＡ、ＶＯＲ、ＶＯＧ、ＶＯ
Ｂ、ＶＯＡ、ＷＯＲ、ＷＯＧ、ＷＯＢ、ＷＯＡ）に設け
られているので、データの転送を効率よく行うことがで
きるものである。
【００４４】なお上述の装置において、例えば画像処理
で演算部３の全てのプロセッサが同じ処理を行う場合に
は、演算部３のプロセッサの制御系を単一にして、例え
ば７２個の信号系を同時に制御するようにしてもよい。
この場合には、処理の柔軟性は損なわれるが、ハードウ
ェアの構成が簡単になると共に、プログラムも簡単にな
る。
で演算部３の全てのプロセッサが同じ処理を行う場合に
は、演算部３のプロセッサの制御系を単一にして、例え
ば７２個の信号系を同時に制御するようにしてもよい。
この場合には、処理の柔軟性は損なわれるが、ハードウ
ェアの構成が簡単になると共に、プログラムも簡単にな
る。
【００４５】
【発明の効果】この発明によれば、転送を行うバスがそ
れぞれ独立に設けられているので、データの転送を効率
よく行うことができるようになった。
れぞれ独立に設けられているので、データの転送を効率
よく行うことができるようになった。
【図１】本発明による画像処理装置の一例の構成図であ
る。
る。
【図２】装置制御部の具体構成図である。
【図３】データ流れ制御部と装置制御部及び演算部の関
係を示す説明図である。
係を示す説明図である。
【図４】データ流れ制御部とワークメモリ部及び入出力
部の関係を示す説明図である。
部の関係を示す説明図である。
【図５】演算部の全体の構成図である。
【図６】ワークメモリ部の全体の構成図である。
【図７】入出力部の全体の構成図である。
【図８】演算部を形成する１つのプロセッサの制御系の
構成図である。
構成図である。
【図９】演算部を形成する１つのプロセッサの信号系の
構成図である。
構成図である。
１ 装置制御部 ２ データ流れ制御部 ３ 演算部 ４ ワークメモリ部 ５ 入出力部 ６ メモリバス ７ データバス ８ 入出力データ線 １００ 外部コンピュータ ２００ システムバス ＶＩＲ、ＶＩＧ、ＶＩＢ、ＶＩＡ、ＷＩＲ、ＷＩＧ、Ｗ
ＩＢ、ＷＩＡ バス線 ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡ、ＷＯＲ、ＷＯＧ、Ｗ
ＯＢ、ＷＯＡ バス線
ＩＢ、ＷＩＡ バス線 ＶＯＲ、ＶＯＧ、ＶＯＢ、ＶＯＡ、ＷＯＲ、ＷＯＧ、Ｗ
ＯＢ、ＷＯＡ バス線
───────────────────────────────────────────────────── フロントページの続き (72)発明者 藤田 裕之 東京都品川区北品川６丁目７番35号 ソ ニー株式会社内 (56)参考文献 特開 平２−247770（ＪＰ，Ａ) 特開 昭62−208158（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) G06T 1/00 - 1/20 G06F 13/40 G06F 15/16 - 15/173
Claims (1)
- 【請求項１】 外部コンピュータが接続される装置制御
部と、この装置制御部からの制御信号が供給されるデー
タ流れ制御部と、上記装置制御部からのデータ信号が供
給されると共に上記データ流れ制御部からの制御信号が
供給される演算部と、この演算部との間でデータが転送
されると共に上記データ流れ制御部からの制御信号が供
給されるワークメモリ部と、上記演算部との間でデータ
が転送されると共に上記データ流れ制御部からの制御信
号が供給される入出力部とから成り、上記演算部と上記
ワークメモリ部とを接続して画像信号の各色成分を互い
に独立に転送する第１の複数のバスと、上記演算部と上
記入出力部とを接続して画像信号の各色成分を互いに独
立に転送する第２の複数のバスとが設けられていること
を特徴とする画像処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14601191A JP2927049B2 (ja) | 1991-06-18 | 1991-06-18 | 画像処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14601191A JP2927049B2 (ja) | 1991-06-18 | 1991-06-18 | 画像処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH056425A JPH056425A (ja) | 1993-01-14 |
| JP2927049B2 true JP2927049B2 (ja) | 1999-07-28 |
Family
ID=15398078
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14601191A Expired - Fee Related JP2927049B2 (ja) | 1991-06-18 | 1991-06-18 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2927049B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05282199A (ja) * | 1992-03-30 | 1993-10-29 | Sony Corp | 画像メモリ装置 |
-
1991
- 1991-06-18 JP JP14601191A patent/JP2927049B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH056425A (ja) | 1993-01-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |