JPH0764853A - Ｓｉｍｄマルチプロセッサ用の可変正確度間接的アドレス方法およびそれを行う装置 - Google Patents

Ｓｉｍｄマルチプロセッサ用の可変正確度間接的アドレス方法およびそれを行う装置

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JPH0764853A
JPH0764853A JP6190729A JP19072994A JPH0764853A JP H0764853 A JPH0764853 A JP H0764853A JP 6190729 A JP6190729 A JP 6190729A JP 19072994 A JP19072994 A JP 19072994A JP H0764853 A JPH0764853 A JP H0764853A
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JP
Japan
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local memory
processing element
shift register
bit
processing
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JP6190729A
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Soheil Shams
ソヘイル・シャムズ
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Raytheon Co
Original Assignee
Hughes Aircraft Co
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    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/76—Architectures of general purpose stored program computers
    • G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
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Abstract

(57)【要約】 【目的】 本発明は、単一命令流多重データ流実行規範
にしたがった並列処理構造のコンピュータで間接的アド
レスおよび表検索を実行することのできるコンピュータ
構造を提供することを目的とする。 【構成】 処理素子10に関係し、命令の第１の予め定め
られたセットにしたがって関係した処理素子10によって
計算あるいは負荷された局部的メモリオフセットアドレ
ス値を受信し、そこに保持するように構成されている処
理素子シフトレジスタ29を具備し、この処理素子シフト
レジスタは処理素子と関係した局部的メモリの局部的メ
モリシフトレジスタ29にその内容をビット単位で転送す
るように構成され、最上位桁のビット位置のビット値が
命令の第２の予め定められたセットにしたがって局部的
メモリシフトレジスタ29の最下位桁のビット位置に順次
転送されることを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、一般にコンピュータ構
造に関し、特に単一命令流多重データ流（ＳＩＭＤ）多
重プロセッサ構造における間接的なアドレスおよび検索
表を実行を可能にする方法および装置に関する。
【０００２】
【従来の技術】現存のＳＩＭＤコンピュータ構造におい
て、通常、メモリはメモリ位置の単一平面としてプロセ
ッサアレイによってアクセスされる。
【０００３】通常のＳＩＭＤ構造において、メモリアド
レス位置は命令ワードと共に制御装置によって全処理素
子に放送される。通常、この構造はメモリにおけるデー
タの単一平面をアクセスする処理素子を生じる。
【０００４】
【発明が解決しようとする課題】データのこの平面から
のオフセットは、各プロセッサにおける局部的データに
基づいて各プロセッサに関係した局部的メモリアドレス
を特定化あるいは変更するための手段がないので、この
構造を使用して行われることはできない。
【０００５】このロックステップ方法の結果として、単
一命令流多重データ流実行規範に従っている並列処理構
造において間接的なアドレスおよび検索表を効果的に実
行することは特に難しい。間接的なアドレスは動作の直
列化を必要とし、Ｎプロセッサシステムにおいてメモリ
アクセスを実行するためにＯ（Ｎ）サイクルを使用す
る。
【０００６】
【課題を解決するための手段】一般に、本発明は、単一
命令流多重データ流実行規範に追従している並列処理構
造における間接的アドレスおよび検索表を実行する方法
およびコンピュータ構造で実施される。
【０００７】ＳＩＭＤ構造は処理素子のアレイに接続さ
れた制御装置素子を利用し、それにおける各処理素子は
局部的メモリアドレスシフトレジスタを有する局部的メ
モリと関係している。局部的メモリアドレスシフトレジ
スタは、処理素子とその各局部的メモリの間のアクセス
および転送データにおける処理素子による使用のため
に、ホストコンピュータ、あるいは制御装置素子から受
信された全体的な放送メモリベースレジスタアドレス値
を受信し、保持するように構成されている。
【０００８】各処理素子は、命令の第１の予め定められ
たセットに従って処理素子によって計算あるいは負荷さ
れた局部的メモリオフセットアドレス値を受信し、保持
するように構成されている処理素子シフトレジスタと関
連する。処理素子シフトレジスタはその関係した局部的
メモリの局部的メモリシフトレジスタにその内容をビッ
トずつ転送するように構成されており、最上位桁のビッ
ト位置のビット値は命令の第２の予め定められたセット
に従って局部的メモリシフトレジスタの最下位桁のビッ
ト位置に順次転送される。
【０００９】代りとなるものとして、処理素子シフトレ
ジスタは、以下にさらに十分に説明されるような並列転
送においてその関係した局部的メモリの局部的メモリシ
フトレジスタにその内容を転送するように構成されるこ
とができる。
【００１０】与えられた本発明の説明は、特定の構成へ
の本発明の設計および構成の一般的なガイドラインとし
て行われる。それ故、クロック速度、各レジスタにおけ
るビット数等のような設計の特定の詳細は、構成技術お
よび最終的な製品の割り当てられたコストに基づいて決
定される。以下において、本発明の特別な詳細が詳述さ
れている。本発明の構造および動作の新しい特徴は、本
発明の装置の好ましい形が示されており、同じ符号が同
じ部分を示す添付図面と共に以下の説明においてさらに
明瞭となるであろう。
【００１１】
【実施例】図面を参照すると、本発明の好ましい実施例
は、種々の神経ネットワークの処理に関係した計算の効
率的な実行のためにプラットホームを供給する方法およ
び装置に関して説明されている。本発明は、単一命令流
多重データ流（ＳＩＭＤ）媒体または微粒子の並列式コ
ンピュータとしておおよそ分類されるコンピュータ構造
において実施される。このような実施例の最高レベル構
造は、各処理素子10が２次元プロセッサアレイ格子12上
に配列されている図１に示されている。
【００１２】この構造は、ホストコンピュータ16、制御
装置18、およびプロセッサアレイ20の機能的装置の３つ
の主なグループ化において最も容易に論じられる。
【００１３】制御装置18は、ホストコンピュータ16およ
びプロセッサアレイ20の両方にインターフェイスする。
制御装置18は、ホストコンピュータ16によってアクセス
されることができるマイクロプログラムメモリ領域32を
含む。高いレベルのプログラムはホストコンピュータ16
において書き込まれて編集され、生成された制御情報は
ホストコンピュータ16から制御装置18のマイクロプログ
ラムメモリ32に下方負荷されることができる。制御装置
18は、各処理サイクル中に命令および恐らくはメモリア
ドレスをプロセッサアレイ20に放送する。プロセッサア
レイ20中の処理素子10は、各処理素子10において利用可
能なマスクフラッグに基づいて制御装置18から受信され
る動作を実行する。
【００１４】プロセッサアレイ装置20は、全ての処理素
子10および支持相互接続ネットワーク14を含む。プロセ
ッサアレイ20における各処理素子10は、構造のメモリ空
間23内のメモリの局部的列に直接アクセスしている。こ
の分布されたメモリ機構により、メモリ衝突は除去され
る。その結果としてハードウェアおよびソフトウェアの
両方の設計を簡単にする。
【００１５】本発明の構造において、処理素子10はシス
テムの計算エンジンを形成する。上記されたように、処
理素子10はプロセッサアレイ20の一部であり、同じ命令
流をすべて受信するが、それら自体の局部的データ流に
ついて要求された動作を実行する。各処理素子10は、図
２に示されているように多数の機能ユニット24、小型レ
ジスタファイル26、プロセッサ内通信ポート28、シフト
レジスタ（Ｓ／Ｒ）29、およびマスクフラッグ30から構
成されている。
【００１６】プロセッサアレイ20にメモリアドレスおよ
び制御命令を供給することに加えて、各命令ワードは、
メモリアドレス変更レジスタ29へのデータの負荷および
シフトを制御するために特定のフィールドを含む。この
フィールドは、命令によって供給されるメモリアドレス
が表検索の場合のように各処理素子10における同じ局部
的情報に基づいて独特に変更される必要があるときに使
用される。
【００１７】本発明を実施するコンピュータ構造の新し
い特徴は、ＳＩＭＤ構造における間接的アドレスを実行
するためのハードウェア支持機構あるいは可変正確度の
検索表にある。
【００１８】神経ネットワークモデルは、ＳＩＭＤ構造
における本発明の使用の実際例である。このような神経
ネットワークモデルは、Ｓ字湾曲部、傾斜、およびしき
い値関数のような種々の非線形伝達関数を使用する。こ
れらの関数は、検索表の使用によって効果的に実行され
ることができる。ＳＩＭ構造上の検索表機構の実行は、
各処理素子10における幾つかの局部値に基づいて制御装
置18によって供給されるメモリアドレスの生成あるいは
変形方法を必要とする。
【００１９】D.W.Blevins 氏、E.W.Davis 氏、R.A.Heat
on氏およびJ.H.Rief氏によって開発され、文献（1990年
のParallel and Distributed Computing、第８巻、150
乃至160 頁）に記載されたＢＬＩＴＺＥＮと呼ばれる従
来の構造は、局部的レジスタ値を制御装置によって供給
されるメモリアドレスの１０個の最上位桁ビットを論理
的オア処理することによってこの目的を実行する。この
ような方法は、汎用の神経コンピュータ設計に必要とさ
れるような十分な柔軟性は提供しない。神経ネットワー
クによって許容されるニューロン出力値の量子化の正確
さあるいはレベルは、異なる神経ネットワークモデルお
よび各モデルの異なる適用の間に顕著に（２から１６ビ
ットへ）変化することができる。
【００２０】変化する寸法の検索表を適応させるため、
本発明を実施する構造は、制御装置18によって供給され
るアドレスを変化させるために使用されている図３にお
ける２つのシフトレジスタ44、46（図３におけるシフト
レジスタ44は図２におけるシフトレジスタと同等のもの
である）を設ける。１つのシフトレジスタ44は処理素子
10と関係しており、検索表をアドレスするために使用さ
れるデータ値を保持する。他方のシフトレジスタ46は処
理素子の局部的メモリ38と関係しており、制御装置18か
ら受信されるアドレスを変更するために使用される。図
３を参照すると、２k の大きさの表に関する表検索過程
は、制御装置18が放送命令を使用している各処理素子の
局部的メモリ38と関係した各シフトレジスタ46に表のベ
ースアドレスを負荷するときに開始される。ベースアド
レス値は、制御装置18によて放送される前にｋビットだ
け正確にシフトされる。これは、適当な値がｋビットオ
フセット値の増加後に使用されていることを保証する。
オフセット値は、メモリアドレスレジスタ46の最上位桁
のビットから最下位桁のビットに動く処理素子10におけ
る局部的レジスタ44から同時に１ビットをこのレジスタ
46にシフトされる。このシフト動作のための制御信号は
制御装置18によって生成され、マイクロ命令ワードの一
部として全処理素子10に放送される。この過程に関し
て、２k の大きさの表に関するアドレスは、各プロセッ
サによってｋ個の時間ステップにおいて生成されること
ができる。ビット単位のシフト動作を使用することによ
って、可変の正確度はメモリアレイ22からのデータのア
クセスにおいて達成される。
【００２１】可変正確度の検索が必要でない場合、本発
明は処理素子10における局部的レジスタ44の内容のレジ
スタ46への並列転送によって実行される。ビット単位の
直列シフト機構の利点に優るこれら２つのレジスタ間の
データの並列シフトの利点は、構造の単一サイクルだけ
しか必要とされないことである。しかしながら、それは
構造の様々な機能的部品を具備している物理的なチップ
の相互接続のためにさらに物理的なピンおよびワイヤを
必要とし、メモリ中に保持されている所望の表に一定の
正確度のみを提供する。
【００２２】同様に、上記されたビット単位のシフト方
式は並列転送方式に優る利点として、単一の出力ピンお
よびワイヤのみを必要とし、所望のメモリ表に可変正確
度を提供する。しかしながら、それは、別の方式の並列
転送よりもビット単位形式でレジスタ内容をシフトして
出力するためにさらに機械サイクルを必要とする。
【００２３】上記された発明は、もちろん多くの変形、
変更および変化が可能であり、それらは当業者の技術的
範囲内である。このような全ての変形、変更および変化
が本発明および特許請求の範囲の技術的範囲内であるこ
とは理解されるべきである。同様に、例示の目的に関し
て開示された本発明の好ましい実施例の全ての変化、変
更および変形は本発明の技術的範囲から逸脱することな
くカバーされるものである。
【図面の簡単な説明】
【図１】本発明を実施しているコンピュータ構造の最高
レベル設計を示している理想的な概略ブロック図。
【図２】本発明を実施している図１と類似したコンピュ
ータ構造におけるプロセッサアレイを形成している処理
素子の最高レベル設計を示している理想化された概略ブ
ロック図。
【図３】本発明を実施している図１と類似したコンピュ
ータ構造におけるプロセッサおよびメモリレベル設計を
示している理想化された概略ブロック図。

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 制御装置素子が、全体的な放送メモリベ
    ースアドレス値を受信し、そこに保持するように構成さ
    れた局部的メモリアドレスシフトレジスタを有している
    局部的メモリを備えた少なくとも１つの処理素子に接続
    されており、前記全体的な放送メモリベースアドレス値
    は処理素子とその各局部的メモリとの間のデータのアク
    セスおよび転送のために処理素子が使用するために制御
    素子から受信される、単一命令流多重データ流実行規範
    にしたがった並列処理構造で間接的アドレスおよび表検
    索を実行するコンピュータ構造において、 少なくとも１つの処理素子に関係し、命令の第１の予め
    定められたセットにしたがって関係した処理素子によっ
    て計算あるいは負荷された局部的メモリオフセットアド
    レス値を受信し、そこに保持するように構成されている
    処理素子シフトレジスタを具備し、この処理素子シフト
    レジスタは処理素子と関係した局部的メモリの局部的メ
    モリシフトレジスタにその内容をビット単位で転送する
    ように構成され、最上位桁のビット位置のビット値が命
    令の第２の予め定められたセットにしたがって局部的メ
    モリシフトレジスタの最下位桁のビット位置に順次転送
    されることを特徴とするコンピュータ構造。
  2. 【請求項２】 制御装置素子が、全体的な放送メモリベ
    ースアドレス値を受信し、そこに保持するように構成さ
    れた局部的メモリアドレスシフトレジスタを有している
    局部的メモリを備えた少なくとも１つの処理素子に接続
    されており、前記全体的な放送メモリベースアドレス値
    は処理素子とその各局部的メモリとの間のデータのアク
    セスおよび転送のために処理素子が使用するために制御
    素子から受信される、単一命令流多重データ流実行規範
    にしたがった並列処理構造で間接的アドレスおよび表検
    索を実行するコンピュータ構造において、 少なくとも１つの処理素子に関係し、命令の第１の予め
    定められたセットにしたがって関係した処理素子によっ
    て計算あるいは負荷された局部的メモリオフセットアド
    レス値を受信し、そこに保持するように構成されている
    処理素子シフトレジスタを具備し、この処理素子シフト
    レジスタは処理素子と関係した局部的メモリの局部的メ
    モリシフトレジスタにその内容を２つのレジスタ間の並
    列転送で転送するように構成されることを特徴とするコ
    ンピュータ構造。
  3. 【請求項３】 単一命令流多重データ流実行規範にした
    がっている並列処理構造で間接的アドレスおよび表検索
    を実行するコンピュータ構造において、 少なくとも１つの処理素子に接続されている制御素子を
    具備し、前記処理素子は全体的な放送メモリベースアド
    レス値を受信し、保持するように構成された局部的メモ
    リアドレスシフトレジスタを有する局部的メモリと関連
    し、前記全体的な放送メモリベースアドレス値は処理素
    子とその各局部的メモリとの間のデータのアクセスおよ
    び転送のために処理素子が使用するために前記制御素子
    から受信され、 前記少なくとも１つの処理素子はさらに、命令の第１の
    予め定められたセットにしたがって前記処理素子によっ
    て計算あるいは負荷された局部的メモリオフセットアド
    レス値を受信し、そこに保持するように構成されている
    処理素子シフトレジスタに関連し、この処理素子シフト
    レジスタは処理素子と関連した前記局部的メモリの局部
    的メモリシフトレジスタにその内容をビット単位で転送
    するように構成され、最上位桁のビット位置のビット値
    が命令の第２の予め定められたセットにしたがって局部
    的メモリシフトレジスタの最下位桁のビット位置に順次
    転送されることを特徴とするコンピュータ構造。
  4. 【請求項４】 複数の処理素子に接続され、関係した処
    理素子とその関係した局部的メモリとの間のデータのア
    クセスおよび転送のために局部的メモリシフトレジスタ
    を備えた局部的メモリが各処理素子と関係している制御
    装置を有しており、コンピュータシステムと、単一命令
    流多重データ流実行規範にしたがっている並列処理構造
    で間接的なアドレスおよび表検索を実行するコンピュー
    タシステムにおけるコンピュータ構造おいて、 処理素子のそれぞれ１つと関係し、局部的メモリオフセ
    ットアドレス値を受信し、そこに保持するようにそれぞ
    れ構成されている複数の処理素子シフトレジスタを具備
    し、前記局部的メモリオフセットアドレス値は命令の第
    １の予め定められたセットにしたがってそれぞれ関係し
    た処理素子によって計算され、前記各処理素子シフトレ
    ジスタは処理素子と関係した局部的メモリの局部的メモ
    リシフトレジスタにその内容をビット単位で転送するよ
    うに構成され、最上位桁のビット位置のビット値が命令
    の第２の予め定められたセットにしたがって局部的メモ
    リシフトレジスタの最下位桁のビット位置に順次転送さ
    れることを特徴とするコンピュータ構造。
JP6190729A 1993-08-12 1994-08-12 Ｓｉｍｄマルチプロセッサ用の可変正確度間接的アドレス方法およびそれを行う装置 Pending JPH0764853A (ja)

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Application Number Priority Date Filing Date Title
US106343 1979-12-21
US08/106,343 US5526501A (en) 1993-08-12 1993-08-12 Variable accuracy indirect addressing scheme for SIMD multi-processors and apparatus implementing same

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JPH0764853A true JPH0764853A (ja) 1995-03-10

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US (1) US5526501A (ja)
EP (1) EP0638868A3 (ja)
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IL (1) IL110607A0 (ja)

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