JPH0962654A - リストベクトル処理装置 - Google Patents

Abstract

(57)【要約】 【課題】 連続するリストベクトル命令でアクセスする
記憶部上のアドレスが隣接する場合に、ベクトル命令の
処理を高速化する。 【解決手段】 主記憶部をアクセスするデータパスの幅
を８バイト備える情報処理装置において、命令語中に記
憶部上の隣接するデータをロードするか否かを指定する
動作指示フィールド４０１を持ち、該フィールドの情報
によって主記憶部１４から読み出す読み出しデータ幅が
４バイトか８バイトかを決定し、動作指示フィールド１
４の情報に従って主記憶部１４上の隣接する２つの４バ
イトデータを８バイトデータとしてアクセスしてベクト
ルレジスタに格納する。また、動作指示フィールド４０
１の情報に従って主記憶部１４に格納する隣接する２つ
の４バイトデータを８バイトデータとして主記憶部１４
に格納する。 【効果】 隣接するアドレスに対するリストベクトル命
令を高速処理できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本特許は、リストベクトル処
理装置に関する。

【０００２】

【従来の技術】通常、ベクトル処理するベクトル要素の
データ幅は４バイトか８バイトであるため、主記憶部を
アクセスするデータパスの幅は８バイト用意されてお
り、４バイト幅のデータをアクセスする場合は、半分の
データパスは使用されないことが多い。

【０００３】従来のこのようなベクトル処理装置の例を
図７に示す。本例において、８つのベクトルレジスタ２
−１〜２−８はクロスバ４を経由して加算器３−１及び
アドレス変換演算器３−２を含む４つの演算器３−１〜
３−４と接続されている。演算器３−１〜３−４の演算
結果は任意のベクトルレジスタ２−１〜２−８に格納す
ることができ、ベクトルレジスタ２−１〜２−８は主記
憶制御部６を介して主記憶部１４にデータを送出した
り、主記憶部１４からデータを受け取ったりできるよう
になっている。

【０００４】次に、リストベクトルロードの一例とし
て、次式に示すＦＯＲＴＲＡＮのプログラムを４バイト
幅で処理する場合の動作を図を用いて説明する。

【０００５】ＤＯ １０ Ｉ＝１，Ｎ Ｙ（Ｉ）＝Ｘ（Ａ（Ｉ））＋Ｘ（Ａ（Ｉ）＋１） １０ ＣＯＮＴＩＮＵＥ 図８は、本動作のタイミングチャートを示し、また図９
には、本動作における主記憶部１４とベクトルレジスタ
２−３，２−６の内容を示す。

【０００６】Ａ，Ｘ，Ｙはそれぞれ配列を意味し、Ｘ
（Ａ（Ｉ））は、Ａ（Ｉ）というベクトルデータをアド
レスとして主記憶部１４上の配列Ｘをアクセスすること
を示す。同様に、Ｘ（Ａ（Ｉ）＋１）はＡ（Ｉ）＋１と
いうベクトルデータをアドレスとして主記憶部１４上の
配列Ｘをアクセスすることを示す。

【０００７】ここで、説明の都合上、配列Ａ（Ｉ）に
は、（０，２，４，６，８，１２，２０，…）が格納さ
れているものとし、ベースアドレス（後述される）は０
であると仮定する。

【０００８】図８中、１−Ａはベクトルロード命令によ
って主記憶部１４をアクセスしていることを示し、２−
Ａは主記憶部１４から読み出したデータをベクトルレジ
スタへ格納していることを示す。３−Ｂ，３−Ｅはアド
レス変換演算器３−２へ入力するベクトルデータが格納
されているベクトルレジスタの読み出しを示し、４−
Ｂ，４−Ｅはアドレス変換演算器３−２の演算結果をベ
クトルレジスタに格納していることを示す。５−Ｄ，５
−Ｇは加算器３−１へ入力するベクトルデータが格納さ
れているベクトルレジスタの読み出しを示し、６−Ｄ，
６−Ｇは加算器３−１の演算結果をベクトルレジスタに
格納していることを示す。

【０００９】また、７−Ｃ，７−Ｆはリストベクトルロ
ード命令時にベクトルレジスタからアドレスデータを読
み出し主記憶制御部６に送出していることを、８−Ｃ，
８−Ｆは主記憶部１４からロードしたデータを主記憶制
御部６を介してベクトルレジスタに格納していることを
示し、また、９−Ｈはストア命令実行時にストアデータ
を読み出していること（リストベクトルストア時には、
ストアデータとアドレスデータを読み出す）を、１０−
Ｈはストアデータを主記憶部１４に格納していることを
示す。

【００１０】以下、前述のプログラムによる動作を本タ
イミングチャートに沿い、順を追って詳述する。

【００１１】まず、配列Ｘ（Ａ（Ｉ））のアドレスとな
る４バイトデータＡ（Ｉ）を主記憶部１４から読み出し
（１−Ａ）、ベクトルレジスタ２−１にロードする（２
−Ａ）。また、Ｘ（Ａ（Ｉ））をロードする為、ベクト
ルレジスタ２−１内のデータを読み出して（３−Ｂ）ア
ドレス変換演算器３−２に入力し、２ビット左シフトし
てベースアドレスを加えることによってアドレス用デー
タに変換し、その結果をベクトルレジスタ２−２に格納
する（４−Ｂ）。アドレス変換後のデータは［（０，
８，１６，２４，３２，４８，８０，…）］となる。

【００１２】リストベクトルロード命令によって、ベク
トルレジスタ２−２を読み出して（７−Ｃ）主記憶部１
４に送出する。図９に示すように、ベクトルレジスタ２
−２に格納されているアドレスデータ［（０，８，１
６，２４，３２，４８，８０，…）］をアドレスとして
主記憶部１４上の配列Ｘをアクセスして４バイトデータ
をロードし、その結果［Ｘ（０），Ｘ（２），Ｘ
（４），Ｘ（６），Ｘ（８），Ｘ（１２），Ｘ（２
０），…］をベクトルレジスタ２−３の上位４バイトに
格納する（８−Ｃ）。この時、ベクトルレジスタ２−３
の下位４バイトの値は不定値である。

【００１３】次に、Ｘ（Ａ（Ｉ）＋１）をロードする。
Ａ（Ｉ）＋１を計算する為にベクトルレジスタ２−１内
のデータ［Ａ（Ｉ）］を読み出して（５−Ｄ）加算器３
−１に入力し、＋１した結果［Ａ（Ｉ）＋１；（１，
３，５，７，９，１３，２１…）をベクトルレジスタ２
−４に格納する（６−Ｄ）。更に、ベクトルレジスタ２
−４内のデータ［Ａ（Ｉ）＋１］を読み出して（３−
Ｅ）アドレス変換演算器３−２に入力し、２ビット左シ
フトしてベースアドレスを加えることによってアドレス
用データに変換し、その結果をベクトルレジスタ２−５
に格納する（４−Ｅ）。アドレス変換後のデータは
［（４，１２，２０，２８，３６，５２，８４，…）］
となる。

【００１４】リストベクトルロード命令によって、ベク
トルレジスタ２−５を読み出して（７−Ｆ）主記憶部１
４に送出する。図９に示すように、ベクトルレジスタ２
−５に格納されているアドレスデータ［（４，１２，２
０，２８，３６，５２，８４，…）］をアドレスとして
主記憶部１４上の配列Ｘをアクセスして４バイトデータ
をロードし、その結果［Ｘ（１），Ｘ（３），Ｘ
（５），Ｘ（７），Ｘ（９），Ｘ（１３），Ｘ（２
１），…］をベクトルレジスタ２−６の上位４バイトに
格納する（８−Ｆ）。この時、ベクトルレジスタ２−６
の下位４バイトの値は不定値である。

【００１５】最後に、各リストベクトルロード命令でロ
ードしたデータが格納されているベクトルレジスタ２−
３及び２−６を読み出して（５−Ｇ）、加算器３−１へ
入力し加算を行い、結果［Ｙ（Ｉ）］をベクトルレジス
タ２−７へ格納して（６−Ｇ）、ベクトルレジスタ２−
７を読み出して（９−Ｈ）、主記憶部１４へストアする
（１０−Ｈ）。

【００１６】次に、リストベクトルストアの一例とし
て、次式に示すＦＯＲＴＲＡＮのプログラムを４バイト
幅で処理する場合の動作を図を用いて説明する。

【００１７】ＤＯ １０ Ｉ＝１，Ｎ Ｙ（Ａ（Ｉ））＝Ｘ（Ｉ） Ｙ（Ａ（Ｉ）＋１）＝Ｚ（Ｉ） １０ ＣＯＮＴＩＮＵＥ 図１０は、本動作のタイミングチャートを示し、また図
１１には、主記憶部１４とベクトルレジスタ２の内容を
示す。

【００１８】Ａ，Ｘ，Ｙ，Ｚはそれぞれ配列を意味し、
Ｙ（Ａ（Ｉ））は、Ａ（Ｉ）というベクトルデータをア
ドレスとして主記憶部１４上の配列Ｙをアクセスするこ
とを示す。同様に、Ｙ（Ａ（Ｉ）＋１）はＡ（Ｉ）＋１
というベクトルデータをアドレスとして主記憶部１４上
の配列Ｙをアクセスすることを示す。ここで、説明の都
合上、配列Ａ（Ｉ）には、（０，２，４，６，８，１
２，２０，…）が格納されているものとし、ベースアド
レス（後述される）は０であると仮定する。

【００１９】まず、配列Ｙ（Ａ（Ｉ））のアドレスとな
る４バイトデータＡ（Ｉ）を主記憶部１４から読み出し
（１−Ａ）、ベクトルレジスタ２−１にロードする（２
−Ａ）。また、主記憶部１４をアクセスし（１−Ｂ、１
−Ｃ）、ベクトルレジスタ２−２，２−３へ４バイトデ
ータＸ（Ｉ）、及びＺ（Ｉ）を格納する（２−Ｂ，２−
Ｃ）。Ｘ（Ｉ）をＹ（Ａ（Ｉ））にストアする為、ベク
トルレジスタ２−１内のアドレスデータを読み出して
（３−Ｄ）アドレス変換演算器３−２に入力し、２ビッ
ト左シフトしてベースアドレスを加えることによってア
ドレス用データに変換し、その結果をベクトルレジスタ
２−４に格納する（４−Ｄ）。アドレス変換後のデータ
は［（０，８，１６，２４，３２，４８，８０，…）］
となる。

【００２０】図１１に示すように、リストベクトルスト
ア命令によって、ストアデータの格納されているベクト
ルレジスタ２−２とアドレスデータの格納されているベ
クトルレジスタ２−４を読み出して（９−Ｅ）、ベクト
ルレジスタ２−４に格納されているデータ［（０，８，
１６，２４，３２，４８，８０，…）］をアドレスとし
て主記憶部１４上の配列Ｙに４バイトデータＸ（Ｉ）を
格納する（１０−Ｅ）。

【００２１】次に、Ｚ（Ｉ）をＹ（Ａ（Ｉ）＋１）にス
トアする。それには、Ａ（Ｉ）＋１を計算する為に、ベ
クトルレジスタ２−１内のデータ［Ａ（Ｉ）］を読み出
して（５−Ｆ）加算器３−１に入力し、＋１した結果
［Ａ（Ｉ）＋１；（１，３，５，７，９，１３，２１
…）をベクトルレジスタ２−５に格納する（６−Ｆ）。
更に、ベクトルレジスタ２−５内のデータ［Ａ（Ｉ）＋
１］を読み出して（３−Ｇ）アドレス変換演算器３−２
に入力し、２ビット左シフトしてベースアドレスを加え
ることによってアドレス用データに変換し、結果をベク
トルレジスタ２−６に格納する（４−Ｇ）。アドレス変
換後のデータは［（４，１２，２０，２８，３６，５
２，８４…）］となる。

【００２２】更に、図１１に示すように、リストベクト
ルストア命令によって、ストアデータの格納されている
ベクトルレジスタ２−３とアドレスデータの格納されて
いるベクトルレジスタ２−６を読み出して（９−Ｈ）、
レジスタ２−６に格納されているデータ［（４，１２，
２０，２８，３６，５２，８４，…）］をアドレスとし
て主記憶部１４上の配列Ｙに４バイトデータＺ（Ｉ）を
格納する（１０−Ｈ）。

【００２３】また、特開昭６２−２４９２４６には、主
記憶アクセス命令１命令の中で以前にアクセスして得た
データを保持しておき、以前にアクセスしたアドレスと
所定数だけ更新された後のアドレスを比較し、一致した
場合は主記憶部からデータをロードせずに保持してある
ロードデータを使用することによって主記憶アクセスを
高速化する技術が記載されている。しかし、この技術で
は、命令を発行し、主記憶部をアクセスする時に同一ア
ドレスであるかどうか判断するので、ソースコード上で
はアドレス関係が判断できず、前述の演算式におけるＸ
（Ａ（Ｉ））とＸ（Ａ（Ｉ）＋１）は、やはり同様に、
命令で処理しなければならない。

【００２４】

【発明が解決しようとする課題】上述した従来のベクト
ル処理装置では、リストベクトル処理が連続し、各々の
リストベクトル命令でアクセスする主記憶上のアクセス
が隣接する場合でも、各々のリストベクトル命令が主記
憶部を４バイトずつアクセスしている為、複数のリスト
ベクトル命令が必要であり、処理全体として長時間を要
するという問題点がある。

【００２５】

【課題を解決するための手段】第１の本発明の装置は、
１つ以上のベクトルレジスタと演算器を有するベクトル
処理部と、複数の記憶単位から構成される主記憶部と、
前記ベクトル処理部から送られてくるベクトルデータを
アドレスとして前記主記憶部をアクセスする機能である
リストベクトルを有し、前記主記憶部をアクセスするデ
ータパスの幅がＮバイトである情報処理装置において、
Ｎ／２バイト長で処理するループ内でＮ／２バイトデー
タをアクセスするリストベクトルロードが連続し、該リ
ストベクトルロードが隣接するアドレスをアクセスする
際に、命令語中に記憶部上の隣接するデータをロードす
るか否かを指定する動作指示フィールドを持ち、また該
動作指示フィールド情報にしたがって主記憶部をアクセ
スするデータ幅をＮ／２バイトにするかＮバイトにする
かを決定するデータ幅制御手段を設けることによって、
前記主記憶部上の隣接する２つのＮ／２バイトデータを
Ｎバイトデータとしてアクセスし前記ベクトル処理部内
のベクトルレジスタに格納するリストベクトル処理装
置。

【００２６】第２の本発明の装置は、１つ以上のベクト
ルレジスタと演算器を有するベクトル処理部と、複数の
記憶単位から構成される主記憶部と、前記ベクトル処理
部から送られてくるベクトルデータをアドレスとして前
記主記憶部をアクセスする機能であるリストベクトルを
有し、前記主記憶部をアクセスするデータパスの幅がＮ
バイトである情報処理装置において、Ｎ／２バイト長で
処理するループ内でＮ／２バイトデータをアクセスする
リストベクトルストアが連続し、該リストベクトルスト
アが隣接するアドレスをアクセスする際に、命令語中に
記憶部上の隣接する領域にデータをストアするか否かを
指定する動作指示フィールドを持ち、また該動作指示フ
ィールド情報にしたがってベクトルレジスタから読み出
すストアデータのデータ幅を決定するデータ読み出し制
御手段と、主記憶部をアクセスするデータ幅をＮ／２バ
イトにするかＮバイトにするかを決定するデータ幅制御
手段を設けることによって、該動作指示フィールド情報
に従って前記主記憶部に格納する隣接する２つのＮ／２
バイトデータをＮバイトデータとして前記主記憶部上に
格納するリストベクトル処理装置。

【００２７】

【発明の実施の形態】

［実施例］次に、本発明について図面を参照して説明す
る。

【００２８】図１は、本発明の一実施例を示す構成図で
あり、ベクトル処理部１及び命令制御部５が主記憶制御
部６を介して主記憶部１４と接続されている。

【００２９】ベクトル処理部１は、８つのベクトルレジ
スタ２−１〜２−８を含み、該ベクトルレジスタ２−１
〜２−８はクロスバ４を経由して４つの演算器３−１〜
３−４と接続している。演算器３−１〜３−４の演算結
果は任意のベクトルレジスタ２−１〜２−８に格納する
ことができ、ベクトルレジスタ２−１〜２−８は後述す
る主記憶制御部６を介して主記憶部１４にデータを送っ
たり、主記憶部１４からデータを受け取ったりすること
ができる。また、主記憶制御部６はストアデータ格納手
段１２，ロードデータ格納手段１３およびデータ幅制御
手段１５を有する。

【００３０】図２は、本発明で使用される命令語の一例
を示す図であり、本命令語４００は、動作指示フィール
ド４０１と、４バイトデータアクセスのリストベクトル
命令を示す命令指定部４０２と、使用するベクトルレジ
スタを指定するＶＲ指定部４０３とで構成される。動作
指示フィールド４０１は、ＶＲ指定部４０３で指定され
たベクトルレジスタ内のアドレスをアクセスする場合、
４バイトをアクセスするか８バイトをアクセスするかを
指定し、主記憶制御部６内のデータ幅制御手段１５に信
号を送出する。データ幅制御手段１５は、動作指示フィ
ールド４０１が“０”の場合には、指定されたアドレス
先のデータを４バイトデータとして主記憶部をアクセス
し、動作指示フィールド４０１が“１”の場合には指定
されたアドレス先の４バイトデータと隣接する４バイト
データとを８バイトデータと仮定して主記憶部をアクセ
スする。

【００３１】命令制御部５よりリストベクトルロード命
令が起動された場合には、主記憶部１４をアクセスする
アドレスが格納されているベクトルレジスタを読み出し
該アドレスにしたがって主記憶部１４をアクセスする
が、その時にデータ幅制御手段１５は、命令語４００の
動作指示フィールド４０１により、アクセスするデータ
幅は４バイトであるか８バイトであるかを決定する。主
記憶部１４より読み出したデータはロードデータ格納手
段１３に一時格納し、ベクトル処理部１内のベクトルレ
ジスタに送出する。

【００３２】８バイトデータとして主記憶部１４からベ
クトルレジスタに格納された場合、該データの各要素を
上位４バイトと下位４バイトに分割する手段が必要にな
るが、ここでは一例として、命令によってデータを分割
することを実現するものとする。データ分割命令は論理
演算器で処理するものとし、該命令によってベクトルレ
ジスタに格納された８バイトのロードデータの下位４バ
イトデータは命令語中に指定されたベクトルレジスタの
上位４バイトに移送される。

【００３３】一方、命令制御部５よりリストベクトルス
トア命令が起動されるた場合には、主記憶部１４をアク
セスするアドレスが格納されているベクトルレジスタ
と、ストアデータが格納されているベクトルレジスタを
読み出す。この時、データ読み出し制御手段１６は命令
語４００中の動作指示フィールド４０１が“０”の場合
は、ストアデータを４バイトデータとして、また動作指
示フィールド４０１が“１”の場合はストアデータがス
トアデータを８バイトデータとして読み出し、主記憶制
御部６内のストアデータ格納手段１２にデータを送出す
る。

【００３４】ストアデータを８バイトデータとして主記
憶部１４に格納する場合は、２つレジスタに格納されて
いる４バイトストアデータの各要素を結合して８バイト
データにする手段が必要になるが、ここでは一例とし
て、命令によってデータを結合することを実現するもの
とする。データ結合命令は、論理演算器で処理するもの
とし、８バイトデータにした場合の上位４バイトデータ
になるべきストアデータが格納されているベクトルレジ
スタを書き込みレジスタに指定し、下位４バイトになる
べきストアデータが格納されているベクトルレジスタを
読み出しレジスタに指定する。データ結合命令によって
読み出したベクトルレジスタ内の４バイトデータは書き
込みレジスタの下位４バイトに格納され８バイトデータ
が作成される。ストアデータ格納手段１２に格納された
ストアデータはデータ幅制御手段１５の制御に従って４
バイトあるいは８バイトデータとして主記憶部１４に格
納される。 次に、リストベクトルロードの一例とし
て、次式に示すＦＯＲＴＲＡＮのプログラムを４バイト
幅で処理する場合の動作を図を用いて説明する。

【００３５】ＤＯ １０ Ｉ＝１，Ｎ Ｙ（Ｉ）＝Ｘ（Ａ（Ｉ））＋Ｘ（Ａ（Ｉ）＋１） １０ ＣＯＮＴＩＮＵＥ 図３は、本動作のタイミングチャートを示し、また図４
には、本動作における主記憶部１４とベクトルレジスタ
２−３，２−６の内容を示す。

【００３６】Ａ，Ｘ，Ｙはそれぞれ配列を意味し、Ｘ
（Ａ（Ｉ））は、Ａ（Ｉ）というベクトルデータをアド
レスとして主記憶部１４上の配列Ｘをアクセスすること
を示す。同様に、Ｘ（Ａ（Ｉ）＋１）はＡ（Ｉ）＋１と
いうベクトルデータをアドレスとして主記憶部１４上の
配列Ｘをアクセスすることを示す。

【００３７】ここで、説明の都合上、配列Ａ（Ｉ）に
は、（０，２，４，６，８，１２，２０，…）が格納さ
れているものとし、ベースアドレス（後述される）は０
であると仮定する。（Ａ（Ｉ）＋１）は（Ａ（Ｉ））の
隣りのアドレスであることがわかるので、リストベクト
ルロードの命令語４００を作成するときに動作指示フィ
ールド４０１には“１”をセットする。

【００３８】図３中、１−Ａはベクトルロード命令によ
って主記憶部１４をアクセスしていることを示し、２−
Ａは主記憶部１４からロードしたデータをベクトルレジ
スタへ格納することを示す。３−Ｂはアドレス変換演算
器３−２へ入力するベクトルデータが格納されているベ
クトルレジスタの読み出しを、４−Ｂはアドレス変換演
算器３−２の演算結果をベクトルレジスタに格納してい
ることを示す。５−Ｅは加算器３−１へ入力するベクト
ルレジスタが格納されているベクトルレジスタの読み出
しを示し、６−Ｅは加算器３−１の演算結果をベクトル
レジスタに格納することを示す。

【００３９】また、７−Ｃはリストベクトルロード命令
時にベクトルレジスタからアドレスデータを読み出し主
記憶制御部６に送出することを、８−Ｃは主記憶部１４
からロードしたデータを主記憶制御部１４を介してベク
トルレジスタに格納することを示し、９−Ｆはストア命
令実行時にストアデータを読み出すタイミング（リスト
ベクトルストア時にはストアデータとアドレスデータを
読み出す）を、１０−Ｆはストアデータを主記憶部１４
に格納することを示す。１１−Ｄは、論理演算器３−３
へ入力するベクトルデータが格納されているベクトルレ
ジスタの読み出しを示し、１２−Ｄは論理演算器３−３
の演算結果をベクトルレジスタに格納することを示す。

【００４０】まず、配列Ｘ（Ａ（Ｉ））のアドレスとな
る４バイトデータＡ（Ｉ）を主記憶部１４から読み出し
（１−Ａ）、ベクトルレジスタ２−１にロードする（２
−Ａ）。また、ベクトルレジスタ２−１内のデータを読
み出して（３−Ｂ）アドレス変換演算器３−２に入力
し、２ビット左シフトしてベースアドレスを加えること
によってアドレス用データに変換し、その結果をベクト
ルレジスタ２−２に格納する（４−Ｂ）。アドレス変換
後のデータは［（０，８，１８，２４，３２，４８，８
０，…）］となる。

【００４１】次に、リストベクトルロード命令によって
Ｘ（Ａ（Ｉ））をロードするが、命令語４００中の動作
指示フィールド４０１が“１”になっているので、デー
タ幅制御手段１５は該リストベクトルロード命令では８
バイトをロードするように制御する。アドレスデータが
格納されているベクトルレジスタ２−２を読み出して
（７−Ｃ）、主記憶部１４に送出する。図４に示すよう
に、データ［（０，８，１８，２４，３２，４８，８
０，…）］をアドレスとして主記憶部１４上の配列Ｘを
アクセスして８バイトデータをロードし、その結果をロ
ードデータ格納手段１３を介してベクトルレジスタ２−
３に格納する（８−Ｃ）。この時、ベクトルレジスタ２
−３には［Ｘ（０）Ｘ（１），，Ｘ（２）Ｘ（３），Ｘ
（４）Ｘ（５），Ｘ（６）Ｘ（７），Ｘ（８）Ｘ
（９），Ｘ（１２）Ｘ（１３），Ｘ（２０）Ｘ（２
１），…］が格納される。

【００４２】更に、データ分割命令によって、ベクトル
レジスタ２−３の８バイトデータを２つの４バイトデー
タに分割する。ロードデータが格納されているベクトル
レジスタ２−３を読み出し（１１−Ｄ）論理演算器３−
３にデータを入力し、各要素の下位４バイトデータを命
令で指定されたベクトルレジスタ２−４の上位バイトに
格納する（１２−Ｄ）。この時、ベクトルレジスタ２−
３には［Ｘ（０）Ｘ（１），，Ｘ（２）Ｘ（３），Ｘ
（４）Ｘ（５），Ｘ（６）Ｘ（７），Ｘ（８）Ｘ
（９），Ｘ（１２）Ｘ（１３），Ｘ（２０）Ｘ（２
１），…］が、ベクトルレジスタ２−４には［Ｘ
（１），Ｘ（３），Ｘ（５），Ｘ（６），Ｘ（９），Ｘ
（１３），Ｘ（２１），…］それぞれ格納されている。
ベクトルレジスタ２−４内の下位４バイトデータは不定
である。

【００４３】最後に、データ分割命令によって分割され
たデータが格納されているベクトルレジスタ２−３と２
−４を読み出して（５−Ｅ）、加算演算器３−１へ入力
し加算を行い、その結果［Ｙ（Ｉ）］をベクトルレジス
タ２−５へ格納して（６−Ｅ）、ベクトルレジスタ２−
５を読み出して（９−Ｆ）主記憶部１４へストアする
（１０−Ｆ）。

【００４４】次に、リストベクトルストアの一例とし
て、次式に示すＦＯＲＴＲＡＮのプログラムを４バイト
幅で処理する場合の動作を図を用いて説明する。

【００４５】ＤＯ １０ Ｉ＝１，Ｎ Ｙ（Ａ（Ｉ））＝Ｘ（Ｉ） Ｙ（Ａ（Ｉ）＋１）＝Ｚ（Ｉ） １０ ＣＯＮＴＩＮＵＥ 図５は、本動作のタイミングチャートを示し、また図６
に、主記憶部１４とベクトルレジスタ２の内容を示す。

【００４６】Ａ，Ｘ，Ｙ，Ｚはそれぞれ配列を意味し、
Ｙ（Ａ（Ｉ））は、Ａ（Ｉ）というベクトルデータをア
ドレスとして主記憶部１４上の配列Ｙをアクセスするこ
とを示す。同様に、Ｙ（Ａ（Ｉ）＋１）はＡ（Ｉ）＋１
というベクトルデータをアドレスとして主記憶部１４上
の配列Ｙをアクセスすることを示す。ここで、説明の都
合上、配列Ａ（Ｉ）には、（０，２，４，６，８，１
２，２０，…）が格納されているものとし、ベースアド
レス（後述される）は０であると仮定する。（Ａ（Ｉ）
＋１）は（Ａ（Ｉ））の隣のアドレスであることがわか
るので、リストベクトルストアの命令語４００を作成す
るときに動作指示フィールド４０１には“１”をセット
する。

【００４７】まず、配列Ｙ（Ａ（Ｉ））のアドレスとな
る４バイトデータＡ（Ｉ）を主記憶部１４から読み出し
（１−Ａ）、ロードデータをベクトルレジスタ２−１に
格納する（２−Ａ）。また、４バイトデータＸ（Ｉ）、
及びＺ（Ｉ）を主記憶部１４をアクセスし（１−Ｂ，１
−Ｃ）、ロードデータをベクトルレジスタ２−２，２−
３へ格納する（２−Ｂ，２−Ｃ）。次に、ベクトルレジ
スタ２−１内のデータを読み出して（３−Ｄ）アドレス
変換演算器３−２に入力し、２ビット左シフトしてベー
スアドレスを加えることによってアドレス用データに変
換し、結果をベクトルレジスタ２−２に格納する（４−
Ｄ）。アドレス変換後のデータは［（０，８，１６，２
４，３２，４８，８０，…）］となる。

【００４８】次に、データ結合命令によって、主記憶部
１４上のアドレスＡ（Ｉ）に格納すべきデータを上位４
バイトに、アドレスＡ（Ｉ）＋１に格納すべきデータを
下位４バイトになるように結合して８バイトデータを作
成する。下位４バイトになるべきデータ［Ｚ（Ｉ）］が
格納されているベクトルレジスタ２−３を読み出して
（１１−Ｅ）論理演算器３−３に入力し、上位４バイト
データ［Ｘ（Ｉ）］が格納されているベクトルレジスタ
２−２の下位４バイトにベクトルレジスタ２−３の４バ
イトデータを格納する。この時、ベクトルレジスタ内に
は、［Ｘ（１）Ｚ（１），Ｘ（２）Ｚ（２），Ｘ（３）
Ｚ（３），Ｘ（４）Ｚ（４），Ｘ（５）Ｚ（５），…］
が格納される。

【００４９】最後に、リストベクトルストア命令によっ
てベクトルレジスタ２−３内のストアデータを主記憶部
１４上の配列ＹのアドレスＡ（Ｉ）に格納するが、動作
指示フィールド４０１が“１”であるので、８バイト幅
のデータをストアするように制御する。図６に示すよう
に、リストベクトルストア命令によって、８バイトに結
合したストアデータが格納されているベクトルレジスタ
２−３をデータ読み出し制御手段１６に従って８バイト
として読み出し、また、アドレスデータの格納されてい
るベクトルレジスタ２−２を読み出して（９−Ｆ）スト
ア格納手段１２に格納する。データ幅制御手段１５に従
ってストアデータ格納手段１２に格納されているストア
データを主記憶部１４に送出し、ベクトルレジスタ２−
３内の８バイトのストアデータを主記憶部１４上の配列
Ｙにストアする（１０−Ｆ）。

【００５０】

【発明の効果】以上説明したように本発明によれば、連
続するリストベクトル命令でアクセスする記憶部上のア
ドレスが隣接する場合に、隣接する２要素を同時にアク
セスするような構成を採用したため、本来２命令で処理
していたリストベクトル命令が１命令になるので、処理
時間を短縮することができる。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】本発明の命令語の一例を示す図である。

【図３】本発明により隣接アクセスのリストベクトルロ
ード命令を実行した場合のタイムチャートである。

【図４】本発明によりリストベクトルロード命令を処理
する場合の主記憶部、及びベクトルレジスタの内容を示
す図である。

【図５】本発明により隣接アクセスのリストベクトルス
トア命令を実行した場合のタイムチャートである。

【図６】本発明によりリストベクトルストア命令を処理
する場合の主記憶部、及びベクトルレジスタの内容を示
す図である。

【図７】従来のベクトル装置の概略を示すブロック図で
ある。

【図８】従来の方法より隣接アクセスのリストベクトル
ロード令を実行した場合のタイムチャートである。

【図９】従来の方法よりリストベクトルロード命令を処
理する場合の主記憶部、及びベクトルレジスタの内容を
示す図である。

【図１０】従来の方法により隣接アクセスのリストベク
トルストア命令を実行した場合のタイムチャートであ
る。

【図１１】従来の方法によりリストベクトルロード命令
を処理する場合の主記憶部、及びベクトルレジスタの内
容を示す図である。

【符号の説明】

１ ベクトル処理部 ２−１〜２−８ ベクトルレジスタ ３−１〜３−４ ベクトル演算器 ４ クロスバ ５ 命令制御部 ６ 主記憶制御部 １２ ストアデータ格納手段 １３ ロードデータ格納手段 １４ 主記憶部 １５ データ幅制御手段 １６ データ読み出し制御手段 ４００ 命令語 ４０１ 動作指示フィールド ４０２ 命令指定部 ４０３ ＶＲ指定部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 １つ以上のベクトルレジスタと演算器を
   有するベクトル処理部と、複数の記憶単位から構成され
   る主記憶部と、前記ベクトル処理部から送られてくるベ
   クトルデータをアドレスとして前記主記憶部をアクセス
   する機能であるリストベクトルを有し、前記主記憶部を
   アクセスするデータパスの幅がＮバイトである情報処理
   装置において、 Ｎ／２バイト長で処理するループ内でＮ／２バイトデー
   タをアクセスするリストベクトルロードが連続し、該リ
   ストベクトルロードが隣接するアドレスをアクセスする
   際に、命令語中に記憶部上の隣接するデータをロードす
   るか否かを指定する動作指示フィールドを持ち、 また該動作指示フィールド情報にしたがって主記憶部を
   アクセスするデータ幅をＮ／２バイトにするかＮバイト
   にするかを決定するデータ幅制御手段を設けることによ
   って、 前記主記憶部上の隣接する２つのＮ／２バイトデータを
   Ｎバイトデータとしてアクセスし前記ベクトル処理部内
   のベクトルレジスタに格納するリストベクトル処理装
   置。
2. 【請求項２】 １つ以上のベクトルレジスタと演算器を
   有するベクトル処理部と、複数の記憶単位から構成され
   る主記憶部と、前記ベクトル処理部から送られてくるベ
   クトルデータをアドレスとして前記主記憶部をアクセス
   する機能であるリストベクトルを有し、前記主記憶部を
   アクセスするデータパスの幅がＮバイトである情報処理
   装置において、 Ｎ／２バイト長で処理するループ内でＮ／２バイトデー
   タをアクセスするリストベクトルストアが連続し、該リ
   ストベクトルストアが隣接するアドレスをアクセスする
   際に、命令語中に記憶部上の隣接する領域にデータをス
   トアするか否かを指定する動作指示フィールドを持ち、 また該動作指示フィールド情報にしたがってベクトルレ
   ジスタから読み出すストアデータのデータ幅を決定する
   データ読み出し制御手段と、主記憶部をアクセスするデ
   ータ幅をＮ／２バイトにするかＮバイトにするかを決定
   するデータ幅制御手段を設けることによって、 該動作指示フィールド情報に従って前記主記憶部に格納
   する隣接する２つのＮ／２バイトデータをＮバイトデー
   タとして前記主記憶部上に格納するリストベクトル処理
   装置。