WO2020116025A1 - コンパイル装置、コンパイル方法、及び非一時的なコンピュータ可読媒体 - Google Patents

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WO2020116025A1
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data
word
instruction
register
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晃一 増田
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Definitions

  • the present disclosure relates to a compiling device, a compiling method, and a control program.
  • a compiling device has been proposed which improves the execution performance of a vector computer by converting an overlapping memory access into an object code with reduced memory access instructions when adjacent memory access instructions exist in the source program (for example, Patent Document 1). 1).
  • the compiling device disclosed in Patent Document 1 converts adjacent memory access instructions into one memory access instruction. Further, the compiling device generates an instruction to slide the data of the first vector register loaded by the one memory access instruction and store the data in the second vector register. Then, the compiling device generates an instruction for performing an operation on the data of the first vector register and the data of the second vector register.
  • Patent Document 1 since the compiler device of Patent Document 1 generates an instruction to slide the data of the first vector register and store it in the second vector register, there is a possibility that the elements used for the operation will be insufficient (Patent Document 1). Figure 4). In this case, the compiler device of Patent Document 1 needs to generate an additional vector instruction for load/store or operation in order to compensate for the lacking element, or a scalar instruction. That is, the compiler device of Patent Document 1 may not be able to sufficiently speed up the program because the source program is not optimized enough.
  • An object of the present disclosure is to provide a compiling device, a compiling method, and a control program that can realize speeding up of the program.
  • the compiling device is an arithmetic unit that includes, as operands, an element A[i], an element A[i+1], and an element [i+2 k ] of a (1/2) k word type (k is a natural number) array A.
  • a compilation processing unit is provided for converting a source program for repeatedly executing calculation processing for executing calculation while shifting the value of the subscript i (i is an integer of 0 or more) one by one. In the state where the first data unit group, which is used as the element A[i] in the repeated calculation process and each data unit is (1/2) k words, is packed from the memory in 1-word units.
  • a vector load instruction generation unit that generates a second vector load instruction for loading the second vector register as the second vector data in a state of being packed by the above, and a series of data strings of the first vector data and the second vector data.
  • a vector shift instruction generation unit that generates a first vector shift double instruction to be stored.
  • the compiling method includes an element A[i], an element A[i+1], and an element A[i+2 k ] of an array A of (1/2) k word type (k is a natural number) as operands.
  • a first vector load instruction for loading as vector data, and a second data unit group used as the element A[i+2 k ] in the repeated calculation processing are packed from the memory in units of one word.
  • Generating a second vector load instruction for loading the second vector register as the second vector data, and (1/2) k words as a series of the first vector data and the second vector data A first vector shift double instruction for storing a part of the data string obtained by the shift as third vector data corresponding to the element A[i+1] in a third vector register in a state of being packed in a unit of one word Generating.
  • the control program includes the element A[i], the element A[i+1], and the element A[i+2 k ] of the (1/2) k word type (k is a natural number) array A as operands.
  • the compiling process uses a first data unit group, which is used as the element A[i] in the repeated calculation process and each data unit is (1/2) k words, from the memory in one word.
  • a part of the data string obtained by shifting by (1/2) k words as a series of data strings is packed in 1-word units as the third vector data corresponding to the element A[i+1].
  • FIG. 9 is a flowchart illustrating an example of an analysis process by the compiling device according to the second embodiment regarding whether or not a vectorization technique is applicable. It is a flow chart which shows an example of a vectorization technique by a compilation device of a 2nd embodiment. It is a figure which shows an example of the object code produced
  • FIG. 11 is a diagram for explaining a vector load instruction generated by the vectorization technique of the second embodiment.
  • FIG. 11 is a diagram for explaining a vector shift double instruction generated by the vectorization technique of the second embodiment.
  • FIG. 10 is a diagram for explaining packed vector operation instructions generated by the vectorization technique of the second embodiment. It is a figure which shows an example of the object code produced
  • FIG. 13 is a diagram for explaining a vector load instruction generated by the vectorization technique of the second embodiment in the case of the 1/4 word type.
  • FIG. 10 is a diagram provided for explaining a vector shift double instruction generated by the vectorization technique of the second embodiment in the case of the 1/4 word type.
  • FIG. 10 is a diagram for explaining packed vector operation instructions generated by the vectorization technique of the second embodiment in the case of the 1/4 word type. It is a figure which shows the hardware structural example of a compiling apparatus.
  • FIG. 1 is a block diagram showing an example of a compiling device according to the first embodiment.
  • the compiling device 10 has a compiling processing unit 11.
  • the compile processing unit 11 converts a source program (source program) into object code.
  • This source program executes a “calculation process” that executes an arithmetic calculation that includes, as operands, an element a[i], an element a[i+1], and an element a[i+2 k ] of a (1/2) k word type array a.
  • It is a program for repeatedly executing the value of the subscript i while shifting the value one by one.
  • k is a natural number
  • the subscript i is an integer of 0 or more.
  • the above-described arithmetic calculation includes the "adjacent element calculation" of the array because the element a[i] and the element a[i+1] are adjacent to each other in the array.
  • the above-mentioned calculation process that is repeatedly executed may be referred to as “repetition calculation process”.
  • the compile processing unit 11 executes the “vectorization technique” of the first embodiment.
  • the compilation processing unit 11 includes a vector load instruction generation unit 12 and a vector shift double instruction generation unit 13.
  • the vector load instruction generation unit 12 loads the "first data unit group” used as the element a[i] in the iterative calculation processing from the memory (not shown) in the unit of one word in the first vector register. To generate a first vector load instruction. Each data unit is (1/2) k words. Further, the vector load instruction generation unit 12 loads the second data unit group used as the element [i+2 k ] in the iterative calculation processing from the memory (not shown) in the unit of one word in the second vector register. To generate a second vector load instruction.
  • first data unit group and “second data unit group” may be referred to as “first vector data” and "second vector data”, respectively.
  • the vector shift double instruction generation unit 13 packs a part of a data string obtained by shifting the first vector data and the second vector data as a series of data strings by (1/2) k words in units of one word. In this state, a vector shift double instruction to be stored in the third vector register is generated. A part of the data string stored in the third vector register is “third vector data” corresponding to the element a[i+1].
  • the compiling device 10 has the compiling processing unit 11.
  • the vector load instruction generation unit 12 packs the “first data unit group” used as the element a[i] in the iterative calculation processing from the memory (not shown) in units of one word. Generate a first vector load instruction for loading the first vector register. Each data unit is (1/2) k words. Further, the vector load instruction generation unit 12 loads the second data unit group used as the element [i+2 k ] in the iterative calculation processing from the memory (not shown) in the unit of one word in the second vector register. To generate a second vector load instruction.
  • each word-unit register area in the first vector register and the second vector register can be filled with two packed data units, so that the resource utilization efficiency of the register is improved.
  • the vector shift double instruction generation unit 13 in the compilation processing unit 11 shifts the first vector data and the second vector data as a series of data strings by (1/2) k words to obtain one of the data strings.
  • a vector shift double instruction for storing a copy in units of one word in the third vector register is generated.
  • the compiling device 10 With the configuration of the compiling device 10, it is possible to generate the third vector data including the same number of data units as the data units included in each of the first vector data and the second vector data. Accordingly, in the first vector data, the second vector data, and the third vector data, there will be no shortage of elements used for the calculation. Therefore, it is not necessary to generate the instruction for loading the insufficient element and the scalar instruction for operating the data loaded by the instruction as in the above-mentioned Patent Document 1. As a result, speeding up of the program can be realized.
  • the second embodiment relates to a more specific embodiment.
  • FIG. 2 is a block diagram showing an example of a compiling device according to the second embodiment.
  • the compiling device 20 has a compiling processing unit 21.
  • the compile processing unit 21 converts the source program (source program) into an object code, similarly to the compile processing unit 11 of the first embodiment.
  • the compilation processing unit 11 includes an analysis unit 22 and a vectorization execution unit 23.
  • the analysis unit 22 includes a loop detection unit 22A, a vectorization availability determination unit 22B, and an optimization application availability determination unit 22C.
  • the loop detection unit 22A detects a loop in the source program and determines whether or not the above-described "calculation process" is included in the detected loop.
  • the vectorization propriety determination unit 22B determines whether the loop can be vectorized when the above-described "calculation process" is included in the loop detected by the loop detection unit 22A.
  • the “vectorizable condition” for example, a conventional condition, that is, “definition and reference relationship regarding an array and a variable in a loop have no dependency that hinders vectorization” can be used.
  • the optimization applicability determination unit 22C determines whether the “vectorization technique” of the second embodiment can be applied to the above “calculation process”. For example, the optimization applicability determination unit 22C, when all of the following first condition, second condition, and third condition are satisfied, responds to the above “calculation process” by the “vectorization technique” of the second embodiment. Is applicable.
  • First condition The array must be (1/2) k- word type.
  • Second condition In one iteration, that is, in the "calculation process”, all array elements to be calculated are adjacent.
  • (Third condition) In one iteration, that is, in the "calculation process", the number of array elements used for calculation is "m ⁇ 2 k +1". However, m is an arbitrary natural number.
  • the determinations of the loop detection unit 22A and the vectorization propriety determination unit 22B are affirmative.
  • FIG. 3 is a diagram showing an example of the source program of the second embodiment.
  • the vectorization execution unit 23 performs the “vectorization” of the second embodiment on the source program for which the loop detection unit 22A, the vectorization availability determination unit 22B, and the optimization application availability determination unit 22C make positive determinations. Perform techniques.
  • the vectorization execution unit 23 includes a vector length calculation instruction generation unit 23A, a vector load instruction generation unit 12, a vector shift double instruction generation unit 13, a packed vector operation instruction generation unit 23B, and a vector store instruction generation unit 23C.
  • the vector length calculation command generation unit 23A generates an SRL (Shift Right Logical) command for acquiring the “loop length N” and calculating N ⁇ (1/2) k by a right logical shift operation. Further, the vector length calculation command generation unit 23A generates an SMVL (Store Max Vector Length) command for acquiring the "maximum vector length” allowed in the system. Further, the vector length calculation command generation unit 23A compares the value calculated by the SRL command with the "maximum vector length” and selects the smaller one, and the MIN (Minimum) command and the selected value are " An LVL (Load Vector Length) instruction for "vector length” is generated. In the case of the program of FIG. 3, the vector length calculation instruction generation unit 23A acquires the loop length n, compares n ⁇ (1/2) 1 with the maximum vector length, and selects the instruction group with the smaller one as the vector length. Will be generated.
  • SRL Send Right Logical
  • SMVL Store Max Vector Length
  • the vector load instruction generation unit 12 loads (m+1) VLD(Vector) to load 2 k data units (that is, 1-word data unit) as 1 packed vector into different vector registers respectively as 1 packed data. Load) command is generated.
  • These (m+1) VLD instructions have positions where the loading of data units from a memory (not shown), that is, "vector load start positions" are 2 k elements (that is, the number of elements for one word) with each other. It is deviating from each other.
  • the vector shift double instruction generation unit 13 performs (2k-1) VSRD (Vector Shift Double) for shifting by "a predetermined shift amount" for each pair of the data unit group having the closest "vector load start position". Right) Generate a command.
  • Each pair of data unit groups having the closest "vector load start position” is a pair of data unit groups in which the vector load start position is shifted by the number of elements for one word.
  • the “predetermined shift amount” for the (2k ⁇ 1) VSRD instructions is 1 ⁇ (1 ⁇ 2) k words (l is a natural number from 1 to (2k ⁇ 1)).
  • the VSRD instruction is the following instruction. "VSRD %v0,%v1,%v2,S"
  • %v0 means a 1-word vector register for writing the operation result.
  • %V1 and %v2 mean vector registers that are operands of operations.
  • S is a scalar value from 0 to (2 words-1) that specifies the shift amount. That is, according to the VSRD instruction, two vector registers, which are operands, are combined to form 2-word data (that is, a series of data strings), the 2-word data is right-shifted by S, and the lower order of the obtained 2-word data is calculated. The value of one word on the side is written in the vector register as the operation result.
  • the packed vector operation instruction generation unit 23B generates a PVOP (Packed Vector Operation) instruction for performing an operation on vector loaded vector data and vector data generated by vector shift double.
  • the generated PVOP instruction is an instruction according to the above-described arithmetic calculation mode.
  • the generated PVOP instruction is specifically a PVADD (Packed Vector ADD) instruction.
  • the vector store instruction generation unit 23C generates a VST (Vector Store) instruction for storing the operation result of the PVOP instruction as a 1-word vector store as packed data of 2 k elements.
  • VST Vector Store
  • FIG. 4 is a flowchart showing an example of an analysis process by the compiling device of the second embodiment as to whether or not the vectorization technique is applicable.
  • the analysis unit 22 determines whether or not a loop exists in the source program (step S101).
  • step S101 If the source program has a loop (YES in step S101), the analysis unit 22 determines whether the detected loop includes a calculation process (step S102).
  • the analysis unit 22 determines whether the loop can be vectorized (step S104).
  • the “condition that can be vectorized” it is possible to use, for example, a conventional condition, that is, “there is no dependency that hinders vectorization in the definitions and reference relationships for the arrays and variables in the loop”. it can.
  • the analysis unit 22 determines whether the array type of the calculation process is the (1/2) k word type (step S105).
  • the analysis unit 22 determines whether or not all the array elements to be calculated in the calculation process are adjacent (step S105). S106).
  • the analysis unit 22 determines whether the number of array elements used in the calculation in the calculation process is “m ⁇ 2 k +1”. It is determined whether or not (step S107).
  • the analysis unit 22 applies the vectorization technique of the second embodiment to the source program. Is determined (step S108).
  • step S109 the analysis unit 22 determines to apply the conventional optimization, for example (step S109).
  • FIG. 5 is a flow chart showing an example of a vectorization technique by the compiling device of the second embodiment. The processing flow of FIG. 5 starts when the analysis unit 22 determines to apply the vectorization technique of the second embodiment to the source program.
  • the vectorization executing unit 23 generates an SRL instruction for obtaining the loop length N and calculating N ⁇ (1/2) k by right logical shift operation (step S201).
  • the source program is the program shown in FIG. 3
  • the instruction shown in the first line of the part P6-1 of the object code shown in FIG. 6 is generated.
  • FIG. 6 is a diagram showing an example of an object code generated by the vectorization technique of the second embodiment.
  • the vectorization execution unit 23 generates an SMVL instruction for acquiring the “maximum vector length” permitted by the system (step S202).
  • the vectorization execution unit 23 compares the value calculated by the SRL instruction with the “maximum vector length” and selects the smaller one, and the MIN instruction and the selected value as the “vector length”. , LVL instruction is generated (step S203).
  • the source program is the program shown in FIG. 3, the part P6-1 of the object code shown in FIG. 6 is generated by steps S201 to S203.
  • the vectorization execution unit 23 generates (m+1) VLD instructions for loading 2 k data units as one packed data into different vector registers as one packed vector (step S204). These (m+1) VLD instructions are shifted from each other by 2 k elements (that is, the number of elements for one word) at the positions where the loading of the data unit from the memory (not shown) is started.
  • the source program is the program shown in FIG. 3, the object code portions P6-2 and P6-5 shown in FIG. 6 are generated.
  • the targets of the load instruction are a[i], a[i+2], and a[i+4], and the load start positions of these are shifted by two elements.
  • the processing as shown in FIG. 7 is executed. That is, by executing “VLD vreg1, a[i]”, the plurality of data units a[0] to a[11] have the vector load start position as a[0] and the two data units have 1 Loaded into the vector register vreg1.
  • FIG. 7 is a diagram for explaining a vector load instruction generated by the vectorization technique of the second embodiment.
  • the vectorization executing unit 23 shifts the number of (2k ⁇ 1) pieces for shifting the “vector load start position” by the “predetermined shift amount” for each pair of data unit groups closest to each other.
  • a VSRD instruction is generated (step S205).
  • the “predetermined shift amount” for the (2k ⁇ 1) VSRD instructions is 1 ⁇ (1 ⁇ 2) k words (l is a natural number from 1 to (2k ⁇ 1)).
  • the source program is the program shown in FIG. 3
  • the object code portions P6-3 and P6-6 shown in FIG. 6 are generated. That is, the part P6-3 is generated for the pair a[i] and a[i+2], and the part P6-6 is generated for the pair a[i+2] and a[i+4].
  • FIG. 8 is a diagram for explaining a vector shift double instruction generated by the vectorization technique of the second embodiment.
  • the vectorization executing unit 23 generates a PVOP instruction for performing an operation on vector data loaded by vector and vector data generated by vector shift double (step S206).
  • the source program is the program shown in FIG. 3
  • the object code portions P6-4 and P6-7 shown in FIG. 6 are generated. That is, since the calculation formula of the program shown in FIG. 3 includes four addition operators, four PVOP instructions are generated.
  • the parts P6-4 and P6-7 of the object code shown in FIG. 6 are executed, as shown in FIG. 9, the high order in each register area of the vector registers vreg1, vreg2, vreg3, vreg6, vreg7 in 1-word units.
  • the addition processing is performed separately for the area and the lower area.
  • FIG. 9 is a diagram for explaining packed vector operation instructions generated by the vectorization technique of the second embodiment.
  • the vectorization executing unit 23 generates a VST instruction for storing the operation result of the PVOP instruction as a 1-word vector as packed data of 2 k elements (step S207). Looking at the operation result by the PVOP instruction shown in FIG. 9, the calculation result obtained in each calculation process of the above-mentioned “repetitive calculation process” is held in each of the upper region and the lower region in each register region. I understand.
  • FIG. 10 is a diagram showing an example of an object code generated by the vectorization technique of the second embodiment in the case of the 1/4 word type.
  • the processing shown in FIG. 11 is executed. That is, by executing "VLD vreg1, a[i]", a plurality of data units a[0] to a[23] have the vector load start position a[0] and the four data units are 1 Loaded into the vector register vreg1.
  • FIG. 11 corresponds to a “register area” in units of one word, and each of the four columns in each row corresponds to a “partial area” corresponding to 1 ⁇ 4 word.
  • VLD vreg1, a[i+4] a plurality of data units a[4] to a[27] set the vector load start position to a[4] and the four data units are 1 Loaded into the vector register vreg2.
  • FIG. 11 is a diagram for explaining a vector load instruction generated by the vectorization technique of the second embodiment in the case of the 1/4 word type.
  • step S205 three VSRD instructions whose "predetermined shift amount” is 1/4 word, 2/4 word, and 3/4 word are generated for the pair of a[i] and a[i+4].
  • the vector register which is the operand of the VSRD instruction
  • the vreg1 and vreg2 are combined to form 2-word data.
  • the 2-word data is right-shifted by 3/4 word, and the value of the lower 1-word of the obtained 2-word data is written in the vector register vreg3.
  • the plurality of data units written in the vector register vreg3 correspond to a[i+1].
  • FIG. 12 is a diagram for explaining the vector shift double instruction generated by the vectorization technique of the second embodiment in the case of the 1/4 word type.
  • step S206 a PVOP instruction for performing an operation on the vector data vector-loaded and the vector data generated by the vector shift double is generated.
  • the vector addition operation of a[i] and a[i+4] is performed in the above-mentioned "partial area" unit as shown in FIG.
  • FIG. 13 is a diagram for explaining packed vector operation instructions generated by the vectorization technique of the second embodiment in the case of the 1/4 word type.
  • the vectorization execution unit 23 (vector shift double instruction generation unit 13), when the array a is a 1/4 word type, converts the series of data strings (that is, the 2 word data) into 3/4.
  • a first vector shift double instruction for storing a part of the data string obtained by shifting the word by the third vector register as the third vector data and the series of data strings obtained by shifting by 2/4 words
  • a second vector shift double instruction for storing a part of the obtained data string in the fourth vector register in the state of being packed in a unit of one word as the fourth vector data corresponding to the element A[i+2], and the above series of data.
  • a part of the data sequence obtained by shifting the column by 1/4 word is stored as a fourth vector data corresponding to the element A[i+3] in the fourth vector register in a state of being packed in 1-word units. 3 vector shift double instructions are generated.
  • the vector shift double instruction generation unit 13 shifts the series of data strings (that is, the above 2 word data) by 7/8 words and obtains the obtained data.
  • the second vector shift double instruction for storing in the fourth vector register in the state of being packed in a unit of one word, and the series of data strings are shifted by 5/8 words.
  • a third vector shift double instruction for storing a part of the obtained data string as fourth vector data corresponding to the element A[i+3] in the fourth vector register in a state of being packed in a unit of one word, and the above-mentioned series.
  • Part of the data string obtained by shifting the data string of 4 by 8/8 words is stored as the fifth vector data corresponding to the element A[i+4] in the fifth vector register while being packed in 1-word units.
  • the fourth vector shift double instruction to be performed, and a part of the data string obtained by shifting the above-mentioned series of data strings by 3/8 words are used as the sixth vector data corresponding to the element A[i+5] in 1-word units.
  • the fifth vector shift double instruction to store in the sixth vector register in the state packed with and the part of the data string obtained by shifting the above series of data strings by 2/8 word is stored in the element A[i+6].
  • FIG. 14 is a diagram illustrating a hardware configuration example of the compiling device.
  • the compiling device 100 has a processor 101 and a memory 102.
  • the compiling processing units 11 and 21 of the compiling devices 10 and 20 of the first and second embodiments may be realized by the processor 101 reading and executing a program stored in the memory 102.
  • the program can be stored using various types of non-transitory computer readable media and supplied to the compiling devices 10 and 20. Further, the program may be supplied to the compiling devices 10 and 20 by various types of transitory computer readable media.

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Abstract

コンパイル装置（１０）のベクトルロード命令生成部（１２）は、繰り返し計算処理にて要素ａ［ｉ］として用いられる「第１データユニット群」をメモリから１ワード単位でパックした状態で第１ベクトルレジスタにロードする命令を生成する。各データユニットは、（１／２）ｋワードである。ベクトルロード命令生成部（１２）は、要素［ｉ＋２ｋ］として用いられる第２データユニット群を第２ベクトルレジスタにロードする命令を生成する。ベクトルシフトダブル命令生成部（１３）は、第１ベクトルレジスタ及び第２ベクトルレジスタのデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせる命令を生成する。

Description

コンパイル装置、コンパイル方法、及び非一時的なコンピュータ可読媒体
　本開示は、コンパイル装置、コンパイル方法、及び制御プログラムに関する。
　ソースプログラム内に隣接するメモリアクセス命令が存在するときに重複したメモリアクセスを削減したオブジェクトコードに変換することによって、ベクトル計算機の実行性能を向上させる、コンパイル装置が提案されている（例えば、特許文献１）。特許文献１に開示されているコンパイル装置は、隣接するメモリアクセス命令を１つのメモリアクセス命令に変換する。さらに、該コンパイル装置は、該１つのメモリアクセス命令によってロードされた第１ベクトルレジスタのデータを、スライドさせて第２ベクトルレジスタに格納させる命令を生成する。そして、該コンパイル装置は、第１ベクトルレジスタのデータと第２のベクトルレジスタのデータとの演算を行う命令を生成する。
特開２０００－４８００９号公報
　しかしながら、特許文献１のコンパイラ装置は、第１ベクトルレジスタのデータをスライドさせて第２ベクトルレジスタに格納させる命令を生成しているため、演算に用いる要素が不足する可能性がある（特許文献１の図４参照）。この場合、特許文献１のコンパイラ装置は、不足した要素を補うためロード/ストアや演算のための追加のベクトル命令、または、スカラ命令を生成する必要がある。すなわち、特許文献１のコンパイラ装置は、ソースプログラムの最適化が不十分であり、プログラムを十分に高速化できていない可能性がある。
　本開示の目的は、プログラムの高速化を実現することができる、コンパイル装置、コンパイル方法、及び制御プログラムを提供することにある。
　第１の態様にかかるコンパイル装置は、（１／２）ｋワード型（ｋは自然数）の配列Ａの要素Ａ［ｉ］、要素Ａ［ｉ＋１］、及び要素［ｉ＋２ｋ］をオペランドとして含む算術計算を実行する計算処理を添え字ｉ（ｉは０以上の整数）の値を１つずつずらしながら繰り返し実行するための原始プログラムを、オブジェクトコードに変換するコンパイル処理部を具備し、前記コンパイル処理部は、前記繰り返される計算処理において前記要素Ａ［ｉ］として用いられ且つ各データユニットが（１／２）ｋワードである第１のデータユニット群をメモリから１ワード単位でパックした状態で第１ベクトルレジスタに第１ベクトルデータとしてロードするための第１ベクトルロード命令、及び、前記繰り返される計算処理において前記要素Ａ［ｉ＋２ｋ］として用いられる第２のデータユニット群を前記メモリから１ワード単位でパックした状態で第２ベクトルレジスタに第２ベクトルデータとしてロードするための第２ベクトルロード命令を生成するベクトルロード命令生成部と、前記第１ベクトルデータ及び前記第２ベクトルデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋１］に対応する第３ベクトルデータとして、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせる第１ベクトルシフトダブル命令を生成するベクトルシフト命令生成部と、を含む。
　第２の態様にかかるコンパイル方法は、（１／２）ｋワード型（ｋは自然数）の配列Ａの要素Ａ［ｉ］、要素Ａ［ｉ＋１］、及び要素Ａ［ｉ＋２ｋ］をオペランドとして含む算術計算を実行する計算処理を添え字ｉ（ｉは０以上の整数）の値を１つずつずらしながら繰り返し実行するための原始プログラムを、オブジェクトコードに変換するコンパイル方法であって、前記繰り返される計算処理において前記要素Ａ［ｉ］として用いられ且つ各データユニットが（１／２）ｋワードである第１のデータユニット群をメモリから１ワード単位でパックした状態で第１ベクトルレジスタに第１ベクトルデータとしてロードするための第１ベクトルロード命令、及び、前記繰り返される計算処理において前記要素Ａ［ｉ＋２ｋ］として用いられる第２のデータユニット群を前記メモリから１ワード単位でパックした状態で第２ベクトルレジスタに第２ベクトルデータとしてロードするための第２ベクトルロード命令を生成すること、及び、前記第１ベクトルデータ及び前記第２ベクトルデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋１］に対応する第３ベクトルデータとして、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせる第１ベクトルシフトダブル命令を生成すること、を含む。
　第３の態様にかかる制御プログラムは、（１／２）ｋワード型（ｋは自然数）の配列Ａの要素Ａ［ｉ］、要素Ａ［ｉ＋１］、及び要素Ａ［ｉ＋２ｋ］をオペランドとして含む算術計算を実行する計算処理を添え字ｉ（ｉは０以上の整数）の値を１つずつずらしながら繰り返し実行するための原始プログラムを、オブジェクトコードに変換するコンパイル処理をコンパイル装置に実行させる制御プログラムであって、前記コンパイル処理は、前記繰り返される計算処理において前記要素Ａ［ｉ］として用いられ且つ各データユニットが（１／２）ｋワードである第１のデータユニット群をメモリから１ワード単位でパックした状態で第１ベクトルレジスタに第１ベクトルデータとしてロードするための第１ベクトルロード命令、及び、前記繰り返される計算処理において前記要素Ａ［ｉ＋２ｋ］として用いられる第２のデータユニット群を前記メモリから１ワード単位でパックした状態で第２ベクトルレジスタに第２ベクトルデータとしてロードするための第２ベクトルロード命令を生成すること、及び、前記第１ベクトルデータ及び前記第２ベクトルデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋１］に対応する第３ベクトルデータとして、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせる第１ベクトルシフトダブル命令を生成すること、を含む。
　本開示により、プログラムの高速化を実現することができる、コンパイル装置、コンパイル方法、及び制御プログラムを提供することができる。
第１実施形態のコンパイル装置の一例を示すブロック図である。 第２実施形態のコンパイル装置の一例を示すブロック図である。 第２実施形態の原始プログラムの一例を示す図である。 第２実施形態のコンパイル装置による、ベクトル化技法を適用可能か否かについての解析処理の一例を示すフローチャートである。 第２実施形態のコンパイル装置によるベクトル化技法の一例を示すフローチャートである。 第２実施形態のベクトル化技法によって生成されるオブジェクトコードの一例を示す図である。 第２実施形態のベクトル化技法にて生成されるベクトルロード命令の説明に供する図である。 第２実施形態のベクトル化技法にて生成されるベクトルシフトダブル命令の説明に供する図である。 第２実施形態のベクトル化技法にて生成されるパックドベクトル演算命令の説明に供する図である。 １／４ワード型の場合に、第２実施形態のベクトル化技法によって生成されるオブジェクトコードの一例を示す図である。 １／４ワード型の場合に、第２実施形態のベクトル化技法にて生成されるベクトルロード命令の説明に供する図である。 １／４ワード型の場合に、第２実施形態のベクトル化技法にて生成されるベクトルシフトダブル命令の説明に供する図である。 １／４ワード型の場合に、第２実施形態のベクトル化技法にて生成されるパックドベクトル演算命令の説明に供する図である。 コンパイル装置のハードウェア構成例を示す図である。
　以下、図面を参照しつつ、実施形態について説明する。なお、実施形態において、同一又は同等の要素には、同一の符号を付し、重複する説明は省略される。
＜第１実施形態＞
　図１は、第１実施形態のコンパイル装置の一例を示すブロック図である。図１においてコンパイル装置１０は、コンパイル処理部１１を有している。コンパイル処理部１１は、原始プログラム（ソースプログラム）を、オブジェクトコードに変換する。この原始プログラムは、（１／２）ｋワード型の配列ａの要素ａ［ｉ］、要素ａ［ｉ＋１］、及び要素ａ［ｉ＋２ｋ］をオペランドとして含む算術計算を実行する「計算処理」を添え字ｉの値を１つずつずらしながら繰り返し実行するためのプログラムである。ｋは自然数であり、添え字ｉは０以上の整数である。上記の算術計算は、要素ａ［ｉ］と要素ａ［ｉ＋１］とが配列内で隣接しているので、配列の「隣接要素計算」を含んでいる。以下では、上記の繰り返し実行される計算処理を、「繰り返し計算処理」と呼ぶことがある。
　コンパイル処理部１１は、第１実施形態の「ベクトル化技法」を実行する。コンパイル処理部１１は、ベクトルロード命令生成部１２と、ベクトルシフトダブル命令生成部１３とを含む。
　ベクトルロード命令生成部１２は、繰り返し計算処理にて要素ａ［ｉ］として用いられる「第１データユニット群」をメモリ（図示せず）から１ワード単位でパックした状態で第１ベクトルレジスタにロードするための第１ベクトルロード命令を生成する。各データユニットは、（１／２）ｋワードである。さらに、ベクトルロード命令生成部１２は、繰り返し計算処理にて要素［ｉ＋２ｋ］として用いられる第２データユニット群をメモリ（図示せず）から１ワード単位でパックした状態で第２ベクトルレジスタにロードするための第２ベクトルロード命令を生成する。以下では、上記の「第１データユニット群」及び「第２データユニット群」を、それぞれ、「第１ベクトルデータ」及び「第２ベクトルデータ」と呼ぶことがある。
　ベクトルシフトダブル命令生成部１３は、第１ベクトルデータ及び第２ベクトルデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせるベクトルシフトダブル命令を生成する。第３ベクトルレジスタにストアされる上記データ列の一部は、要素ａ［ｉ＋１］に対応する「第３ベクトルデータ」である。
　以上のように第１実施形態によれば、コンパイル装置１０は、コンパイル処理部１１を有している。コンパイル処理部１１にてベクトルロード命令生成部１２は、繰り返し計算処理にて要素ａ［ｉ］として用いられる「第１データユニット群」をメモリ（図示せず）から１ワード単位でパックした状態で第１ベクトルレジスタにロードするための第１ベクトルロード命令を生成する。各データユニットは、（１／２）ｋワードである。さらに、ベクトルロード命令生成部１２は、繰り返し計算処理にて要素［ｉ＋２ｋ］として用いられる第２データユニット群をメモリ（図示せず）から１ワード単位でパックした状態で第２ベクトルレジスタにロードするための第２ベクトルロード命令を生成する。
　このコンパイル装置１０の構成により、第１ベクトルレジスタ及び第２ベクトルレジスタにおける１ワード単位の各レジスタ領域を、パックされた２つのデータユニットによって埋めることができるので、レジスタのリソース利用効率を向上させることができる。
　また、コンパイル処理部１１にてベクトルシフトダブル命令生成部１３は、第１ベクトルデータ及び第２ベクトルデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせるベクトルシフトダブル命令を生成する。
　このコンパイル装置１０の構成により、第１ベクトルデータ及び第２ベクトルデータのそれぞれに含まれるデータユニットと同数のデータユニットを含む第３ベクトルデータを生成することができる。これにより、第１ベクトルデータ、第２ベクトルデータ、及び第３ベクトルデータにおいて、演算に用いる要素に不足が生じることがない。このため、上記の特許文献１のような不足した要素をロードする命令及び該命令によってロードされたデータを演算するスカラ命令を生成する必要がない。この結果として、プログラムの高速化を実現することができる。
＜第２実施形態＞
　第２実施形態は、より具体的な実施形態に関する。
　＜コンパイル装置の構成例＞
　図２は、第２実施形態のコンパイル装置の一例を示すブロック図である。図２においてコンパイル装置２０は、コンパイル処理部２１を有する。コンパイル処理部２１は、第１実施形態のコンパイル処理部１１と同様に、原始プログラム（ソースプログラム）を、オブジェクトコードに変換する。コンパイル処理部１１は、解析部２２と、ベクトル化実行部２３とを有している。
　解析部２２は、ループ検出部２２Ａと、ベクトル化可否判定部２２Ｂと、最適化適用可否判定部２２Ｃとを有している。
　ループ検出部２２Ａは、原始プログラムにおけるループを検出し、検出されたループ内に上記の様な「計算処理」が含まれているか否かを判定する。
　ベクトル化可否判定部２２Ｂは、ループ検出部２２Ａにて検出されたループ内に上記の様な「計算処理」が含まれる場合、ループをベクトル化できるか否かを判定する。「ベクトル化できる条件」としては、例えば、従来の条件、つまり、「ループ内の配列及び変数についての定義及び参照関係にベクトル化を阻害する依存関係がないこと」を用いることができる。
　最適化適用可否判定部２２Ｃは、上記の「計算処理」に対して、第２実施形態の「ベクトル化技法」を適用できるか否かを判定する。例えば、最適化適用可否判定部２２Ｃは、次の第１条件、第２条件、及び第３条件のすべてを満たす場合、上記の「計算処理」に対して、第２実施形態の「ベクトル化技法」を適用できると判定する。
　（第１条件）配列が（１／２）ｋワード型であること。
　（第２条件）１回の繰り返しにおいて、つまり、上記「計算処理」において、計算対象となる配列要素がすべて隣接していること。
　（第３条件）１回の繰り返しにおいて、つまり、上記「計算処理」において、計算に用いられる配列要素の数が「ｍ×２ｋ＋１」個であること。ただし、ｍは、任意の自然数である。
　原始プログラムが例えば図３に示すプログラムである場合には、ループ検出部２２Ａ及びベクトル化可否判定部２２Ｂの判定は、肯定的な判定となる。さらに、原始プログラムが例えば図１に示すようなプログラムである場合には、最適化適用可否判定部２２Ｃの判定も、肯定的な判定となる。すなわち、図３に示すプログラムは、配列が半ワード型（ｋ＝１）であり、計算対象である配列要素の添え字が、［ｉ］、［ｉ＋１］、［ｉ＋２］、［ｉ＋３］、［ｉ＋４］と１つずつずれている。さらに、図３に示すプログラムは、１回の繰り返しにおいて計算に用いられる配列要素の数が５（＝２×２１＋１）要素である。このため、図３に示すプログラムは、上記の第１条件、第２条件、及び第３条件のすべてを満たす。図３は、第２実施形態の原始プログラムの一例を示す図である。
　ベクトル化実行部２３は、ループ検出部２２Ａ、ベクトル化可否判定部２２Ｂ、及び最適化適用可否判定部２２Ｃにて肯定的な判定がなされた原始プログラムに対して、第２実施形態の「ベクトル化技法」を実行する。
　ベクトル化実行部２３は、ベクトル長算出命令生成部２３Ａと、ベクトルロード命令生成部１２と、ベクトルシフトダブル命令生成部１３と、パックドベクトル演算命令生成部２３Ｂと、ベクトルストア命令生成部２３Ｃとを有している。
　ベクトル長算出命令生成部２３Ａは、「ループ長Ｎ」を取得してＮ×（１／２）ｋを右論理シフト演算によって計算するための、ＳＲＬ(Shift Right Logical)命令を生成する。また、ベクトル長算出命令生成部２３Ａは、システムにて許容されている「最大ベクトル長」を取得するための、ＳＭＶＬ(Store Max Vector Length)命令を生成する。さらに、ベクトル長算出命令生成部２３Ａは、ＳＲＬ命令によって計算した値と「最大ベクトル長」とを比較して小さい方を選択するための、ＭＩＮ(Minimum)命令、及び、選択された値を「ベクトル長」とするための、ＬＶＬ(Load Vector Length)命令を生成する。図３のプログラムの場合、ベクトル長算出命令生成部２３Ａは、ループ長ｎを取得し、ｎ×（１／２）１と最大ベクトル長とを比較して小さい方をベクトル長とする命令群を生成することになる。
　ベクトルロード命令生成部１２は、２ｋ個のデータユニット（つまり、１ワードのデータユニット）を１つのパックドデータとしてそれぞれ異なるベクトルレジスタに１ワードベクトルロードするための、（ｍ＋１）個のＶＬＤ(Vector Load)命令を生成する。これらの（ｍ＋１）個のＶＬＤ命令は、メモリ（図示せず）からデータユニットのロードを開始する位置、つまり、「ベクトルロード開始位置」が互いに２ｋ要素（つまり、１ワード分の要素数）ずつずれている。
　ベクトルシフトダブル命令生成部１３は、「ベクトルロード開始位置」が最も近いデータユニット群の各ペアに対して「所定シフト量」分シフトするための、（２ｋ－１）個のＶＳＲＤ(Vector Shift Double Right)命令を生成する。上記の「ベクトルロード開始位置」が最も近いデータユニット群の各ペアは、ベクトルロード開始位置が１ワード分の要素数だけずれた、データユニット群の各ペアである。（２ｋ－１）個のＶＳＲＤ命令についての「所定シフト量」は、それぞれ、ｌ×（１／２）ｋワード(ｌは、１から（２ｋ－１）までの自然数)である。
　ＶＳＲＤ命令は、次のような命令である。
　　　「ＶＳＲＤ　％ｖ０，％ｖ１，％ｖ２，Ｓ」
　ここで、％ｖ０は、演算結果を書き込む１ワードベクトルレジスタを意味する。％ｖ１，％ｖ２は、演算のオペランドとなるベクトルレジスタを意味する。Ｓは、シフト量を指定する０から(２ワード－１)までのスカラ値である。すなわち、ＶＳＲＤ命令によれば、オペランドである２つのベクトルレジスタを合わせて２ワードデータ（つまり一連のデータ列）とし、該２ワードデータがＳだけ右シフト演算され、得られた２ワードデータの下位側の１ワードの値が演算結果としてベクトルレジスタに書き込まれる。
　パックドベクトル演算命令生成部２３Ｂは、ベクトルロードされたベクトルデータ及びベクトルシフトダブルによって生成されたベクトルデータに対して演算を行うための、ＰＶＯＰ(Packed Vector Operation)命令を生成する。ここで、具体的には、生成されるＰＶＯＰ命令は、上記の算術計算の態様に応じた命令となる。例えば、図３に示す原始プログラムの例では、算術計算が要素間の加算であるので、生成されるＰＶＯＰ命令は、具体的には、ＰＶＡＤＤ（Packed Vector ADD）命令となる。
　ベクトルストア命令生成部２３Ｃは、ＰＶＯＰ命令による演算結果を、２ｋ要素のパックドデータとして１ワードベクトルストアするための、ＶＳＴ(Vector Store)命令を生成する。
　＜コンパイル装置の動作例＞
　以上の構成を有するコンパイル装置２０の処理動作の一例について説明する。
　〈第２実施形態のベクトル化技法を適用可能か否かについての解析処理〉
　図４は、第２実施形態のコンパイル装置による、ベクトル化技法を適用可能か否かについての解析処理の一例を示すフローチャートである。
　コンパイル装置２０において解析部２２は、原始プログラムにループが存在するか否かを判定する（ステップＳ１０１）。
　原始プログラムにループが存在する場合（ステップＳ１０１ＹＥＳ）、解析部２２は、検出したループ内に計算処理が含まれているか否かを判定する（ステップＳ１０２）。
　ループ内に計算処理が含まれている場合（ステップＳ１０３）、解析部２２は、ループをベクトル化できるか否かを判定する（ステップＳ１０４）。上記の通り、「ベクトル化できる条件」としては、例えば、従来の条件、つまり、「ループ内の配列及び変数についての定義及び参照関係にベクトル化を阻害する依存関係がないこと」を用いることができる。
　ベクトル化ができると判定した場合（ステップＳ１０４ＹＥＳ）、解析部２２は、計算処理の配列の型が（１／２）ｋワード型であるか否かを判定する（ステップＳ１０５）。
　計算処理の配列の型が（１／２）ｋワード型である場合（ステップＳ１０５ＹＥＳ）、解析部２２は、計算処理において計算対象となる配列要素がすべて隣接しているか否かを判定する（ステップＳ１０６）。
　計算処理において計算対象となる配列要素がすべて隣接している場合（ステップＳ１０６ＹＥＳ）、解析部２２は、計算処理において計算に用いられる配列要素の数が「ｍ×２ｋ＋１」個であるか否かを判定する（ステップＳ１０７）。
　計算処理において計算に用いられる配列要素の数が「ｍ×２ｋ＋１」個である場合（ステップＳ１０７ＹＥＳ）、解析部２２は、原始プログラムに対して第２実施形態のベクトル化技法を適用することを決定する（ステップＳ１０８）。
　なお、ステップＳ１０１からステップＳ１０７のいずれかにおいて否定的な判定が為された場合、解析部２２は、例えば従来の最適化を適用することを決定する（ステップＳ１０９）。
　〈第２実施形態のベクトル化技法〉
　図５は、第２実施形態のコンパイル装置によるベクトル化技法の一例を示すフローチャートである。図５の処理フローは、解析部２２によって原始プログラムに対して第２実施形態のベクトル化技法を適用することを決定された場合にスタートする。
　コンパイル装置２０においてベクトル化実行部２３は、ループ長Ｎを取得してＮ×（１／２）ｋを右論理シフト演算によって計算するための、ＳＲＬ命令を生成する（ステップＳ２０１）。原始プログラムが図３に示すプログラムの場合、図６に示されるオブジェクトコードの部分Ｐ６－１の１行目に示される命令が生成されることになる。図６は、第２実施形態のベクトル化技法によって生成されるオブジェクトコードの一例を示す図である。
　ベクトル化実行部２３は、システムにて許容されている「最大ベクトル長」を取得するための、ＳＭＶＬ命令を生成する（ステップＳ２０２）。
　ベクトル化実行部２３は、ＳＲＬ命令によって計算した値と「最大ベクトル長」とを比較して小さい方を選択するための、ＭＩＮ命令、及び、選択された値を「ベクトル長」とするための、ＬＶＬ命令を生成する（ステップＳ２０３）。原始プログラムが図３に示すプログラムの場合、ステップＳ２０１からステップＳ２０３によって、図６に示されるオブジェクトコードの部分Ｐ６－１が生成されることになる。
　ベクトル化実行部２３は、２ｋ個のデータユニットを１つのパックドデータとしてそれぞれ異なるベクトルレジスタに１ワードベクトルロードするための、（ｍ＋１）個のＶＬＤ命令を生成する（ステップＳ２０４）。これらの（ｍ＋１）個のＶＬＤ命令は、メモリ（図示せず）からデータユニットのロードを開始する位置が互いに２ｋ要素（つまり、１ワード分の要素数）ずつずれている。原始プログラムが図３に示すプログラムの場合、図６に示されるオブジェクトコードの部分Ｐ６－２，Ｐ６－５が生成されることになる。図３に示すプログラムでは配列が半ワード型（つまり、ｋ＝１）であり且つ要素の数が５個（つまり、ｍ＝２）であるので、３つのＶＬＤ命令が生成されている。また、ロード命令の対象は、ａ［ｉ］、ａ［ｉ＋２］、及びａ［ｉ＋４］であり、これらのロード開始位置は互いに２要素ずつずれている。例えば、図６に示されるオブジェクトコードの部分Ｐ６－２が実行されると、図７に示されるような処理が実行されることになる。すなわち、「ＶＬＤ　ｖｒｅｇ１，ａ［ｉ］」が実行されることによって、複数のデータユニットａ［０］～ａ［１１］が、ベクトルロード開始位置をａ［０］とし且つ２つのデータユニットが１つにパックされた状態で、ベクトルレジスタｖｒｅｇ１にロードされる。すなわち、ベクトルレジスタｖｒｅｇ１の１ワード単位の各レジスタ領域の上位領域（Upper領域）にデータユニットａ［０］，ａ［２］，ａ［４］，ａ［６］，ａ［８］，ａ［１０］がロードされ、下位領域（Lower領域）にデータユニットａ［１］，ａ［３］，ａ［５］，ａ［７］，ａ［９］，ａ［１１］がロードされている。また、「ＶＬＤ　ｖｒｅｇ１，ａ［ｉ＋２］」が実行されることによって、複数のデータユニットａ［２］～ａ［１３］が、ベクトルロード開始位置をａ［２］とし且つ２つのデータユニットが１つにパックされた状態で、ベクトルレジスタｖｒｅｇ２にロードされる。図７は、第２実施形態のベクトル化技法にて生成されるベクトルロード命令の説明に供する図である。
　図５の説明に戻り、ベクトル化実行部２３は、「ベクトルロード開始位置」が最も近いデータユニット群の各ペアに対して「所定シフト量」分シフトするための、（２ｋ－１）個のＶＳＲＤ命令を生成する（ステップＳ２０５）。（２ｋ－１）個のＶＳＲＤ命令についての「所定シフト量」は、それぞれ、ｌ×（１／２）ｋワード(ｌは、１から（２ｋ－１）までの自然数)である。原始プログラムが図３に示すプログラムの場合、図６に示されるオブジェクトコードの部分Ｐ６－３，Ｐ６－６が生成されることになる。すなわち、ａ［ｉ］及びａ［ｉ＋２］のペアについて、部分Ｐ６－３が生成され、ａ［ｉ＋２］、及びａ［ｉ＋４］のペアについて、部分Ｐ６－６が生成される。図３に示すプログラムでは配列が半ワード型（つまり、ｋ＝１）であるので、各ペアについて１つのＶＳＲＤ命令が生成され、所定シフト量は１／２ワードとなる。例えば、図６に示されるオブジェクトコードの部分Ｐ６－３が実行されると、図８に示されるような処理が実行されることになる。すなわち、ＶＳＲＤ命令のオペランドであるベクトルレジスタｖｒｅｇ１，ｖｒｅｇ２を合わせて２ワードデータとし、該２ワードデータが１／２ワードだけ右シフト演算され、得られた２ワードデータの下位側の１ワードの値がベクトルレジスタｖｒｅｇ３に書き込まれる。このベクトルレジスタｖｒｅｇ３に書き込まれた複数のデータユニットは、ａ［ｉ＋１］に相当する。図８は、第２実施形態のベクトル化技法にて生成されるベクトルシフトダブル命令の説明に供する図である。
　図５の説明に戻り、ベクトル化実行部２３は、ベクトルロードされたベクトルデータ及びベクトルシフトダブルによって生成されたベクトルデータに対して演算を行うための、ＰＶＯＰ命令を生成する（ステップＳ２０６）。原始プログラムが図３に示すプログラムの場合、図６に示されるオブジェクトコードの部分Ｐ６－４，Ｐ６－７が生成されることになる。すなわち、図３に示すプログラムの計算式には加算演算子が４つ含まれるので、４つのＰＶＯＰ命令が生成されている。図６に示されるオブジェクトコードの部分Ｐ６－４，Ｐ６－７が実行されると、図９に示すように、ベクトルレジスタｖｒｅｇ１，ｖｒｅｇ２，ｖｒｅｇ３，ｖｒｅｇ６，ｖｒｅｇ７の１ワード単位の各レジスタ領域における上位領域及び下位領域について別々に加算処理が行われる。図９は、第２実施形態のベクトル化技法にて生成されるパックドベクトル演算命令の説明に供する図である。
　図５の説明に戻り、ベクトル化実行部２３は、ＰＶＯＰ命令による演算結果を、２ｋ要素のパックドデータとして１ワードベクトルストアするための、ＶＳＴ命令を生成する（ステップＳ２０７）。図９に示されたＰＶＯＰ命令による演算結果を見ると、各レジスタ領域における上位領域及び下位領域のそれぞれには、上記の「繰り返し計算処理」の各計算処理において得られる計算結果が保持されることがわかる。
　なお、以上の説明では、１／２ワード型のケースを例にとって説明を行ったが、当然のことながらこれに限定されるものではなく、１／４ワード型、１／８ワード型についても同様に、上記の「ベクトル化技法」と適用することができる。
　例えば、１／４ワード型の場合、図３に示す原始プログラムは、図１０に示すオブジェクトコードに変換される。図１０は、１／４ワード型の場合に、第２実施形態のベクトル化技法によって生成されるオブジェクトコードの一例を示す図である。
　具体的には、ステップＳ２０４では、配列が１／４ワード型（つまり、ｋ＝２）であり且つ要素の数が５個（つまり、ｍ＝１）であるので、２つのＶＬＤ命令が生成される。そして、ロード命令の対象は、ａ［ｉ］及びａ［ｉ＋４］であり、これらのロード開始位置は互いに４要素ずれている。これらの２つのＶＬＤ命令が実行されると、図１１に示されるような処理が実行されることになる。すなわち、「ＶＬＤ　ｖｒｅｇ１，ａ［ｉ］」が実行されることによって、複数のデータユニットａ［０］～ａ［２３］が、ベクトルロード開始位置をａ［０］とし且つ４つのデータユニットが１つにパックされた状態で、ベクトルレジスタｖｒｅｇ１にロードされる。ここで、図１１のベクトルレジスタｖｒｅｇ１における各行は、１ワード単位の「レジスタ領域」に対応し、各行における４つの列のそれぞれは１／４ワードに対応する「部分領域」に対応する。また、「ＶＬＤ　ｖｒｅｇ１，ａ［ｉ＋４］」が実行されることによって、複数のデータユニットａ［４］～ａ［２７］が、ベクトルロード開始位置をａ［４］とし且つ４つのデータユニットが１つにパックされた状態で、ベクトルレジスタｖｒｅｇ２にロードされる。図１１は、１／４ワード型の場合に、第２実施形態のベクトル化技法にて生成されるベクトルロード命令の説明に供する図である。
　そして、ステップＳ２０５では、ａ［ｉ］及びａ［ｉ＋４］のペアについて、「所定シフト量」がそれぞれ１／４ワード、２／４ワード、３／４ワードである、３つのＶＳＲＤ命令が生成される。ａ［ｉ］及びａ［ｉ＋４］のペアについて「所定シフト量」が３／４ワードであるＶＳＲＤ命令「ＶＳＲＤ　ｖｒｅｇ３，ｖｒｅｇ２，ｖｒｅｇ１，４８」が実行されると、ＶＳＲＤ命令のオペランドであるベクトルレジスタｖｒｅｇ１，ｖｒｅｇ２を合わせて２ワードデータとされる。そして、該２ワードデータが３／４ワードだけ右シフト演算され、得られた２ワードデータの下位側の１ワードの値がベクトルレジスタｖｒｅｇ３に書き込まれる。このベクトルレジスタｖｒｅｇ３に書き込まれた複数のデータユニットは、ａ［ｉ＋１］に相当する。図１２は、１／４ワード型の場合に、第２実施形態のベクトル化技法にて生成されるベクトルシフトダブル命令の説明に供する図である。
　そして、ステップＳ２０６では、ベクトルロードされたベクトルデータ及びベクトルシフトダブルによって生成されたベクトルデータに対して演算を行うための、ＰＶＯＰ命令が生成される。例えば、ａ［ｉ］とａ［ｉ＋４］とのベクトル加算演算は、図１３に示すように、上記の「部分領域」単位で加算されることになる。図１３は、１／４ワード型の場合に、第２実施形態のベクトル化技法にて生成されるパックドベクトル演算命令の説明に供する図である。
　このように、ベクトル化実行部２３（ベクトルシフトダブル命令生成部１３）は、配列ａが１／４ワード型である場合、上記一連のデータ列（つまり、上記の２ワードデータ）を３／４ワード分シフトさせて得られたデータ列の一部を、第３ベクトルデータとして第３ベクトルレジスタにストアさせる第１ベクトルシフトダブル命令と、上記一連のデータ列を２／４ワード分シフトさせて得られたデータ列の一部を、要素Ａ［ｉ＋２］に対応する第４ベクトルデータとして、１ワード単位でパックした状態で第４ベクトルレジスタにストアさせる第２ベクトルシフトダブル命令と、上記一連のデータ列を１／４ワード分シフトさせて得られたデータ列の一部を、要素Ａ［ｉ＋３］に対応する第４ベクトルデータとして、１ワード単位でパックした状態で第４ベクトルレジスタにストアさせる第３ベクトルシフトダブル命令と、を生成している。
　配列ａが１／８ワード型の場合も同様である。すなわち、ベクトルシフトダブル命令生成部１３は、配列ａが１／８ワード型である場合、上記一連のデータ列（つまり、上記の２ワードデータ）を７／８ワード分シフトさせて得られたデータ列の一部を、第３ベクトルデータとして第３ベクトルレジスタにストアさせる第１ベクトルシフトダブル命令と、上記一連のデータ列を６／８ワード分シフトさせて得られたデータ列の一部を、要素Ａ［ｉ＋２］に対応する第４ベクトルデータとして、１ワード単位でパックした状態で第４ベクトルレジスタにストアさせる第２ベクトルシフトダブル命令と、上記一連のデータ列を５／８ワード分シフトさせて得られたデータ列の一部を、要素Ａ［ｉ＋３］に対応する第４ベクトルデータとして、１ワード単位でパックした状態で第４ベクトルレジスタにストアさせる第３ベクトルシフトダブル命令と、上記一連のデータ列を４／８ワード分シフトさせて得られたデータ列の一部を、要素Ａ［ｉ＋４］に対応する第５ベクトルデータとして、１ワード単位でパックした状態で第５ベクトルレジスタにストアさせる第４ベクトルシフトダブル命令と、上記一連のデータ列を３／８ワード分シフトさせて得られたデータ列の一部を、要素Ａ［ｉ＋５］に対応する第６ベクトルデータとして、１ワード単位でパックした状態で第６ベクトルレジスタにストアさせる第５ベクトルシフトダブル命令と、上記一連のデータ列を２／８ワード分シフトさせて得られたデータ列の一部を、要素Ａ［ｉ＋６］に対応する第７ベクトルデータとして、１ワード単位でパックした状態で第７ベクトルレジスタにストアさせる第６ベクトルシフトダブル命令と、上記一連のデータ列を１／８ワード分シフトさせて得られたデータ列の一部を、要素Ａ［ｉ＋７］に対応する第８ベクトルデータとして、１ワード単位でパックした状態で第８ベクトルレジスタにストアさせる第７ベクトルシフトダブル命令と、を生成している。
　＜他の実施形態＞
　図１４は、コンパイル装置のハードウェア構成例を示す図である。図１４においてコンパイル装置１００は、プロセッサ１０１と、メモリ１０２とを有している。第１実施形態及び第２実施形態のコンパイル装置１０，２０のコンパイル処理部１１，２１は、プロセッサ１０１がメモリ１０２に記憶されたプログラムを読み込んで実行することにより実現されてもよい。プログラムは、様々なタイプの非一時的なコンピュータ可読媒体（non-transitory computer readable medium）を用いて格納され、コンパイル装置１０，２０に供給することができる。また、プログラムは、様々なタイプの一時的なコンピュータ可読媒体（transitory computer readable medium）によってコンパイル装置１０，２０に供給されてもよい。
　以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
　この出願は、２０１８年１２月７日に出願された日本出願特願２０１８－２２９６９５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
　１０，２０　コンパイル装置
　１１，２１　コンパイル処理部
　１２　ベクトルロード命令生成部
　１３　ベクトルシフトダブル命令生成部
　２２　解析部
　２２Ａ　ループ検出部
　２２Ｂ　ベクトル化可否判定部
　２２Ｃ　最適化適用可否判定部
　２３　ベクトル化実行部
　２３Ａ　ベクトル長算出命令生成部
　２３Ｂ　パックドベクトル演算命令生成部
　２３Ｃ　ベクトルストア命令生成部

Claims (8)

  1. 　（１／２）ｋワード型（ｋは自然数）の配列Ａの要素Ａ［ｉ］、要素Ａ［ｉ＋１］、及び要素［ｉ＋２ｋ］をオペランドとして含む算術計算を実行する計算処理を添え字ｉ（ｉは０以上の整数）の値を１つずつずらしながら繰り返し実行するための原始プログラムを、オブジェクトコードに変換するコンパイル処理手段を具備し、
    　前記コンパイル処理手段は、
    　前記繰り返される計算処理において前記要素Ａ［ｉ］として用いられ且つ各データユニットが（１／２）ｋワードである第１のデータユニット群をメモリから１ワード単位でパックした状態で第１ベクトルレジスタに第１ベクトルデータとしてロードするための第１ベクトルロード命令、及び、前記繰り返される計算処理において前記要素Ａ［ｉ＋２ｋ］として用いられる第２のデータユニット群を前記メモリから１ワード単位でパックした状態で第２ベクトルレジスタに第２ベクトルデータとしてロードするための第２ベクトルロード命令を生成するベクトルロード命令生成手段と、
    　前記第１ベクトルデータ及び前記第２ベクトルデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋１］に対応する第３ベクトルデータとして、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせる第１ベクトルシフトダブル命令を生成するベクトルシフト命令生成手段と、
    　を含む、
    　コンパイル装置。
  2. 　前記コンパイル処理手段は、前記ベクトルロード命令生成手段が前記第１ベクトルロード命令及び前記第２ベクトルロード命令を生成する処理を開始し且つ前記ベクトルシフト命令生成手段が前記第１ベクトルシフトダブル命令を生成する処理を開始する条件が満たされているか否かを判定する条件判定手段をさらに含み、
    　前記条件は、各計算処理において計算対象となるすべての要素の添え字が連続しているという条件を含む、
    　請求項１記載のコンパイル装置。
  3. 　前記コンパイル処理手段は、前記計算処理がＮ（Ｎは２以上の自然数）回繰り返される場合、前記Ｎ×（１／２）ｋ及びシステムにて許容されている最大ベクトル長のうちで小さい方をベクトル長として選択するためのベクトル長算出命令を生成するベクトル長算出命令生成手段をさらに具備し、
    　前記ベクトルロード命令生成手段は、それぞれ前記ベクトル長を有する前記第１ベクトルデータ及び前記第２ベクトルデータをロードするための前記第１ベクトルロード命令及び前記第２ベクトルロード命令を生成する、
    　請求項１又は２に記載のコンパイル装置。
  4. 　前記ベクトルシフト命令生成手段は、前記配列Ａが１／２ワード型である場合、前記一連のデータ列を１／２ワード分シフトさせて得られたデータ列の一部を、前記第３ベクトルデータとして前記第３ベクトルレジスタにストアさせる前記第１ベクトルシフトダブル命令を生成する、
    　請求項１から３のいずれか１項に記載のコンパイル装置。
  5. 　前記ベクトルシフト命令生成手段は、前記配列Ａが１／４ワード型である場合、
    　前記一連のデータ列を１／４ワード分シフトさせて得られたデータ列の一部を、前記第３ベクトルデータとして前記第３ベクトルレジスタにストアさせる前記第１ベクトルシフトダブル命令と、
    　前記一連のデータ列を２／４ワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋２］に対応する第４ベクトルデータとして、１ワード単位でパックした状態で第４ベクトルレジスタにストアさせる第２ベクトルシフトダブル命令と、
    　前記一連のデータ列を１／４ワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋３］に対応する第４ベクトルデータとして、１ワード単位でパックした状態で第４ベクトルレジスタにストアさせる第３ベクトルシフトダブル命令と、
    　を生成する、
    　請求項１から３のいずれか１項に記載のコンパイル装置。
  6. 　前記ベクトルシフト命令生成手段は、前記配列Ａが１／８ワード型である場合、
    　前記一連のデータ列を７／８ワード分シフトさせて得られたデータ列の一部を、前記第３ベクトルデータとして前記第３ベクトルレジスタにストアさせる前記第１ベクトルシフトダブル命令と、
    　前記一連のデータ列を６／８ワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋２］に対応する第４ベクトルデータとして、１ワード単位でパックした状態で第４ベクトルレジスタにストアさせる第２ベクトルシフトダブル命令と、
    　前記一連のデータ列を５／８ワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋３］に対応する第４ベクトルデータとして、１ワード単位でパックした状態で第４ベクトルレジスタにストアさせる第３ベクトルシフトダブル命令と、
    　前記一連のデータ列を４／８ワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋４］に対応する第５ベクトルデータとして、１ワード単位でパックした状態で第５ベクトルレジスタにストアさせる第４ベクトルシフトダブル命令と、
    　前記一連のデータ列を３／８ワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋５］に対応する第６ベクトルデータとして、１ワード単位でパックした状態で第６ベクトルレジスタにストアさせる第５ベクトルシフトダブル命令と、
    　前記一連のデータ列を２／８ワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋６］に対応する第７ベクトルデータとして、１ワード単位でパックした状態で第７ベクトルレジスタにストアさせる第６ベクトルシフトダブル命令と、
    　前記一連のデータ列を１／８ワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋７］に対応する第８ベクトルデータとして、１ワード単位でパックした状態で第８ベクトルレジスタにストアさせる第７ベクトルシフトダブル命令と、
    　を生成する、
    　請求項１から３のいずれか１項に記載のコンパイル装置。
  7. 　（１／２）ｋワード型（ｋは自然数）の配列Ａの要素Ａ［ｉ］、要素Ａ［ｉ＋１］、及び要素Ａ［ｉ＋２ｋ］をオペランドとして含む算術計算を実行する計算処理を添え字ｉ（ｉは０以上の整数）の値を１つずつずらしながら繰り返し実行するための原始プログラムを、オブジェクトコードに変換するコンパイル方法であって、
    　前記繰り返される計算処理において前記要素Ａ［ｉ］として用いられ且つ各データユニットが（１／２）ｋワードである第１のデータユニット群をメモリから１ワード単位でパックした状態で第１ベクトルレジスタに第１ベクトルデータとしてロードするための第１ベクトルロード命令、及び、前記繰り返される計算処理において前記要素Ａ［ｉ＋２ｋ］として用いられる第２のデータユニット群を前記メモリから１ワード単位でパックした状態で第２ベクトルレジスタに第２ベクトルデータとしてロードするための第２ベクトルロード命令を生成すること、及び、
    　前記第１ベクトルデータ及び前記第２ベクトルデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋１］に対応する第３ベクトルデータとして、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせる第１ベクトルシフトダブル命令を生成すること、を含む、
    　コンパイル方法。
  8. 　（１／２）ｋワード型（ｋは自然数）の配列Ａの要素Ａ［ｉ］、要素Ａ［ｉ＋１］、及び要素Ａ［ｉ＋２ｋ］をオペランドとして含む算術計算を実行する計算処理を添え字ｉ（ｉは０以上の整数）の値を１つずつずらしながら繰り返し実行するための原始プログラムを、オブジェクトコードに変換するコンパイル処理をコンパイル装置に実行させる制御プログラムであって、
    　前記コンパイル処理は、
    　前記繰り返される計算処理において前記要素Ａ［ｉ］として用いられ且つ各データユニットが（１／２）ｋワードである第１のデータユニット群をメモリから１ワード単位でパックした状態で第１ベクトルレジスタに第１ベクトルデータとしてロードするための第１ベクトルロード命令、及び、前記繰り返される計算処理において前記要素Ａ［ｉ＋２ｋ］として用いられる第２のデータユニット群を前記メモリから１ワード単位でパックした状態で第２ベクトルレジスタに第２ベクトルデータとしてロードするための第２ベクトルロード命令を生成すること、及び、
    　前記第１ベクトルデータ及び前記第２ベクトルデータを一連のデータ列として（１／２）ｋワード分シフトさせて得られたデータ列の一部を、前記要素Ａ［ｉ＋１］に対応する第３ベクトルデータとして、１ワード単位でパックした状態で第３ベクトルレジスタにストアさせる第１ベクトルシフトダブル命令を生成すること、を含む、
    　制御プログラムを格納する非一時的なコンピュータ可読媒体。
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