JPH0690714B2 - ロジック・シミュレーション・マシン及び処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、デジタル・ロジック
のシミュレーションを行うパラレル・コンピュータであ
るロジック・シミュレーション・マシン、ロジック・シ
ミュレーションの並列処理方法、及びロジック・シミュ
レーション・マシン用ロジック・モデルのコンパイル方
法に関する。

【０００２】

【従来の技術】超大規模集積回路などのロジック技術に
より、価格性能比と信頼性が大幅に向上している。しか
しこの技術には、障害診断が先行技術よりも難しく、ロ
ジック設計エラーの訂正に必要なエンジニアリングの練
り直しサイクルがかなり長くなるという欠点がある。こ
のような欠点により、設計上のエラーや省略にかかる経
済的なペナルティはかなりのものになり、モデルを実用
化する前に、設計をくまなく検証するという目標が重要
視される。

【０００３】設計検証方法の１つに、汎用コンピュータ
によるロジック・シミュレーションがある。また、ロジ
ック・シミュレーションに最適化された特定用途向けコ
ンピュータの採用も設計検証に用いられる。一般に特定
用途向けコンピュータにはマルチ・プロセサ・アーキテ
クチャが用いられる。このアーキテクチャでは、シミュ
レーション・プロセサと呼ばれる複数のプロセサを相互
に接続することで、シミュレーション性能を高めること
ができる。特定用途向けコンピュータは、ロード機能を
提供しシミュレーション結果を解析するために用いられ
るホスト・コンピュータと併用することもできる。こう
した特定用途向けコンピュータはロジック・シミュレー
ション・マシンと呼ばれる。この発明は、ロジック・シ
ミュレーション・マシンに関係する。

【０００４】従来の技術によるロジック・シミュレーシ
ョン・マシンは、Cocke らによる米国特許第４３０６２
８６号明細書（１９８１年１２月１５日付）にみられ
る。このロジック・シミュレーション・マシンは、複数
のプロセサ間スイッチによって相互に接続された複数の
基本パラレル・プロセサから成る。プロセサ間スイッチ
は、ロジック・シミュレーション・マシンのコンピュー
ティング・エンジンである基本プロセサ（各々、ロジッ
ク・モデルの一部の各ゲートを並列にシミュレートす
る）相互間の通信のみならず、基本プロセサと制御プロ
セサとの間の通信も可能にする。制御プロセサは、これ
が接続されたホスト・コンピュータを通して、ロジック
・シミュレーション・マシンの総合制御／入出力ファシ
リティを提供する。

【０００５】

【発明が解決しようとする課題】Cocke らによる特許の
ロジック・シミュレーション・マシンは並列処理が可能
であるが、基本プロセサは、相互に且つホスト・コンピ
ュータと通信するためにプロセサ間スイッチを要する。
ロジック・シミュレーション・マシンとホストをつなぐ
プロセサ間スイッチがなければ、基本プロセサをホスト
・コンピュータのＩ／Ｏバスに直結することはできな
い。各基本プロセサには、そのプロセサによってシミュ
レートされた１組のゲートだけの現在状態情報が格納さ
れる。ある基本プロセサがあるゲートをシミュレート
し、そのゲートの入力が、別のプロセサによってシミュ
レートされたゲートの出力への端子を含む場合、当該ゲ
ートの状態情報は、プロセサ間スイッチを通して転送さ
れる。従来技術のマシンでは、シミュレーション対象の
ロジック・モデルをコンパイルするのに時間がかかる。
これは、スイッチ・ベースのアーキテクチャでは、論理
上の区切りの認識や転送のスケジューリングが難しいか
らである。また、基本プロセサの構成が変わると、シミ
ュレーション対象のロジック・モデルを、変更された構
成に合わせるためにも再コンパイルしなければならな
い。さらに、従来の技術では、基本プロセサに並列に接
続され、シミュレーションを高速化するためにゲート評
価以外のタスクを実行する補助プロセサには触れられて
いない。

【０００６】この発明の目的は、並列処理におけるシミ
ュレーションの高速化を実現するロジック・シミュレー
ション・マシン及びロジック・シミュレーションの方法
を提供することにある。

【０００７】この発明の目的には、複数のパラレル・シ
ミュレーション・プロセサが、プロセサ間スイッチを使
用せず、シミュレーション・バス手段を通して相互に直
接通信するロジック・シミュレーション・マシン及びロ
ジック・シミュレーションの方法を提供することも含ま
れる。

【０００８】この発明の目的には、シミュレーション対
象のロジック・モデルをコンパイルする際に従来のマシ
ンが関与する、論理上の区切りの認識やシミュレーショ
ン・プロセサ間の転送のスケジューリングという困難な
ジョブがなくなるように、シミュレートされたモデル全
体の現在状態情報の完全なコピーが各シミュレーション
・プロセサによって維持される、ロジック・シミュレー
ション・マシン及びロジック・シミュレーションの方法
を提供することも含まれる。

【０００９】この発明の目的には、ロジック・シミュレ
ーション・マシンをホスト・コンピュータまたはワーク
ステーションに簡単にインストールできるように、ホス
ト・コンピュータまたはワークステーションのＩ／Ｏバ
ス手段を通してシミュレーション・プロセサをホスト・
コンピュータまたはワークステーションに、プロセサ間
スイッチを用いずに直に接続できるロジック・シミュレ
ーション・マシン及びロジック・シミュレーションの方
法を提供することも含まれる。

【００１０】この発明の目的には、ユーザが複数のシミ
ュレーション・プロセサの構成を簡単に変更でき、いつ
でも所望の性能が得られるように、複数のシミュレーシ
ョン・プロセサの構成がホスト・コンピュータから見て
トランスペアレントに保たれるロジック・シミュレーシ
ョン・マシン及びロジック・シミュレーションの方法を
提供することも含まれる。

【００１１】この発明の目的には、シミュレーション・
プロセサの構成の変更にかかわらず、同じロジック・モ
デルを使用できる、ロジック・シミュレーション・マシ
ンによってシミュレートされるモデルのコンパイル方法
を提供することも含まれる。

【００１２】この発明の目的には、ホスト機能を実行で
きる補助プロセサをシミュレーション・プロセサに並列
に接続でき、シミュレーションを高速化できる、ロジッ
ク・シミュレーション・マシン及びロジック・シミュレ
ーションの方法を提供することも含まれる。

【００１３】

【課題を解決するための手段】この発明の目的から提供
されるロジック・シミュレーション・マシンは、ロジッ
ク・シミュレーションを並列に実行する複数のシミュレ
ーション・プロセサと、シミュレーション・プロセサを
相互に接続するシミュレーション・バス手段を含み、シ
ミュレーション・バス手段に含まれる複数のデータ・ラ
インが、各シミュレーション・プロセサに割り当てられ
る。これにより、各シミュレーション・プロセサは、割
り当てられたデータ・ラインに情報を並列に送出でき
る。

【００１４】また、この発明に従って、ロジック・シミ
ュレーションのための並列処理の方法が提供される。こ
れは、各々第１メモリ・ユニット、第２メモリ・ユニッ
ト、及び論理関数テーブルを含む複数のシミュレーショ
ン・プロセサを、複数のデータ・ラインを含むシミュレ
ーション・バス手段に接続するステップと、データ・ラ
インを各シミュレーション・プロセサに割り当てるステ
ップと、各シミュレーション・プロセサの動作の指定に
必要な命令を、各シミュレーション・プロセサの第１メ
モリ・ユニットに格納するステップと、シミュレーショ
ン対象のモデル全体の初期状態を各シミュレーション・
プロセサの第２メモリ・ユニットに格納するステップ
と、第１メモリ・ユニットからの命令を基に第２メモリ
・ユニットをアドレスして、各シミュレーション・プロ
セサに格納された状態を出力するステップと、出力され
た命令と出力された状態の結果を各シミュレーション・
プロセサの論理関数テーブルで計算するステップと、論
理関数テーブルからの結果を、各シミュレーション・プ
ロセサに割り当てられたデータ・ラインに送出してすべ
てのシミュレーション・プロセサに転送するステップ
と、シミュレートされたモデル全体の同じ現在状態がシ
ミュレーション・プロセサのすべての第２メモリ・ユニ
ットに格納されるように、各シミュレーション・プロセ
サのデータ・ラインの結果で第２メモリ・ユニットを更
新するステップとを含む。

【００１５】さらに、この発明に従って、複数のシミュ
レーション・プロセサを含むロジック・シミュレーショ
ン・マシンによってシミュレートされるモデルをコンパ
イルする方法が提供される。シミュレーション・プロセ
サの数は、１、２、４、８、１６、及びＭより成るグル
ープから選択され（Ｍはグループの最大数でＭ＝２ⁿ 、
ｎは整数）、ユーザは、所望の性能に応じて、いつでも
グループの他の数に変更できる。この方法は、ブロック
記述命令が第１シミュレーション・プロセサから始ま
り、Ｍ番目のプロセサに進み、第１プロセサに戻って、
このシーケンスが命令リストで繰り返されるように、シ
ミュレーションの前にシミュレーション・プロセサに送
られる命令リスト内の各シミュレーション・プロセサ
に、シミュレーション対象のモデルのブロック記述命令
を割り当てるステップと、Ｍ個１組の同一制御命令を、
命令リストのｋ × Ｍ（ｋは整数）から始まるロケー
ションに挿入するステップとを含む。

【００１６】

【実施例】図１、図２とあわせて、この発明の実施例に
従ったロジック・シミュレーション・マシン１について
説明する。マシン１は、シミュレーション・バス手段３
を通して相互に並列に接続された複数のシミュレーショ
ン・プロセサ２を含む。図１、図２に示したシミュレー
ション・プロセサ２は４個であるが、シミュレーション
・バス手段３に接続されるシミュレーション・プロセサ
２の数は１６であり、この例では、説明の便宜上、最大
構成は１６プロセサである。ただしこの実施例では、
１、２、４、８、１６より成るグループから任意選択し
た数のシミュレーション・プロセサを使用できる。

【００１７】シミュレーション・バス手段３は、データ
・ライン３Ａ、制御ライン３Ｂ、及び構成ライン３Ｃの
３部から成る。各シミュレーション・プロセサ２は、ゲ
ートの評価時に、データ・ライン３Ａを通して、シミュ
レーション結果を転送し、すべてのシミュレーション・
プロセサ２からシミュレーション結果を受け取って、各
々の現在状態のコピーを更新する。ホスト・コンピュー
タ５は、データ・ライン３Ａを通して、ゲートが評価さ
れないときに、シミュレーション・プロセサ２へパケッ
ト・データを転送する。データ・ライン３Ａ上の現在の
内容は、制御ライン３Ｂを通して指示され、バス３のア
ービトレーション（調停）が行われる。構成ライン３Ｃ
を通して、一意のコードが各シミュレーション・プロセ
サ２に転送され、シミュレーション・プロセサの構成が
通知される。シミュレーション・バス手段３にはさら
に、スロット手段０、１、２、．．．、１５、及びｎが
含まれる。シミュレーション・プロセサ２は各々、スロ
ット手段０、１、２、．．．、１５に装着され、シミュ
レーション・バス手段３に接続される。シミュレーショ
ン・バス手段３の各スロット手段０、１、２．．．、１
５は、構成ライン３Ｃに関連するハード・ワイヤード手
段３Ｄを備える。構成ライン３Ｃの数は、ロジック・シ
ミュレーション・マシン１がシミュレーション・プロセ
サ２をどれだけ収容できるかによる。この実施例では、
ライン３Ｃは４本あり、１６のシミュレーション・プロ
セサの各々に異なる４ビット・バイナリ・データを転送
する。スロット手段０のハード・ワイヤード手段３Ｄ
は、制御ライン３Ｃによって、スロット手段０に装着さ
れたシミュレーション・プロセサ２に、４ビット・バイ
ナリ・ゼロのデータ、００００が入力されるように、す
べての構成ライン３ＣをＯＦＦにセットする。スロット
手段１のハード・ワイヤード手段３Ｄは、そのスロット
手段に装着されたシミュレーション・プロセサ２に、構
成ライン３Ｃによってバイナリ・データ０００１が入力
されるように、最下位ビット・ラインをＯＮに、他の３
つのラインをＯＦＦにセットする。スロット手段２のハ
ード・ワイヤード手段３Ｄは、そのスロット手段に装着
されたシミュレーション・プロセサ２に、構成ライン３
Ｃによってバイナリ・データ００１０が入力されるよう
に、第２最下位ビット・ラインをＯＮに、他の３つのラ
インをＯＦＦにセットする。以下同様である。スロット
手段１５のハード・ワイヤード手段３Ｄは、そのスロッ
ト手段に装着されたシミュレーション・プロセサ２に、
構成ライン３Ｃによってバイナリ・データ１１１１が入
力されるように、すべてのラインをＯＮにセットする。

【００１８】全イベント・トレース（ＡＥＴ）ギャザラ
である補助プロセサ４は、バス手段３のスロット手段ｎ
に装着すれば、シミュレーション・バス手段３に、シミ
ュレーション・プロセサ２と並列に接続される。

【００１９】データ・ライン３Ａの数は、ロジック・シ
ミュレーション・マシン１が収容できるシミュレーショ
ン・プロセサ２の数と、各シミュレーション・プロセサ
２が演算結果を示すのに必要なビット数に依存する。こ
の例の場合、マシン１は、最大１６のシミュレーション
・プロセサ２を収容でき、各シミュレーション・プロセ
サ２は２ビットの結果を算出する。したがって、データ
・ライン３Ａの数は１６×２＝３２である。シミュレー
ション・プロセサ２の各々には、そのプロセサによって
算出された結果をすべてのシミュレーション・プロセサ
２に転送するために、２つのデータ・ライン３Ａが割り
当てられるが、これは、そのプロセサ２がどのスロット
手段を占有するかによる（後述）。データ・ライン３Ａ
はまた、シミュレーションの前には、ホスト・コンピュ
ータ５によって、データと命令を各シミュレーション・
プロセサ２とＡＥＴギャザラ４にロードするために使用
でき、シミュレーションの間は、シミュレーション・プ
ロセサ２によって算出された結果を、シミュレーション
・プロセサ２の１つに提供されたホスト・インタフェー
スを通して受信するためにも使用できる（後述）。

【００２０】ホスト・コンピュータ５は従来のエンジニ
アリング・ワークステーションでよい。ホスト・コンピ
ュータ５には、中央処理ユニット５１、メイン・メモリ
５２、ディスク・ファイル（直接アクセス・ストレージ
・デバイス）５３、キーボード５４、ディスプレイ５
５、及びホストＩ／Ｏバス手段５６が含まれる。各シミ
ュレーション・プロセサ２及び補助プロセサ４は、Ｉ／
Ｏバス手段５６を通して、Ｉ／Ｏバス手段５６のスロッ
ト手段（図示なし）に装着されて、ホスト・コンピュー
タ５に接続される。シミュレーション・プロセサ２の数
が、ホスト・コンピュータ５内に備えられるＩ／Ｏスロ
ット手段の数を超える場合は、追加のシミュレーション
・プロセサをホスト・コンピュータ５につなぐ延長ハウ
ジングを使用すればよい。

【００２１】シミュレーション・プロセサ２と補助プロ
セサ４は四角いカード上に装着される。ホストＩ／Ｏバ
ス手段５６のスロット（図示なし）のコネクタ（図示な
し）は、このカードの一端に備え付けられ、そこにシミ
ュレーション・プロセサ２または補助プロセサ４が装着
される。シミュレーション・バス手段３のスロット手段
０、１、．．．、１５、またはｎのコネクタ（図示な
し）は、カードのもう一端に備え付けられる。シミュレ
ーション・プロセサ２と補助プロセサ４は、カードの一
端のコネクタ（図示なし）をホストＩ／Ｏバス５６のス
ロット（図示なし）に直接差し込むことによってホスト
５に装着される。シミュレーション・バス手段３は、ス
ロット手段０ないしｎを、カードの反対側のコネクタ
（図示なし）に差し込むことによってシミュレーション
・プロセサ２と補助プロセサ４に接続される。

【００２２】次に図３により、シミュレーション・バス
手段３のスロット手段０に装着されるシミュレーション
・プロセサ２の構成について説明する。他のシミュレー
ション・プロセサ２も同じ構成であるが、ホスト・イン
タフェース２１が異なる。各シミュレーション・プロセ
サ２には７つの基本要素がある。ブロック記述アレイ
（ＢＤＡ）２２などの第１メモリ・ユニット、現在状態
アレイ２３などの第２メモリ・ユニット、論理関数テー
ブル２４、出力手段２５、バス駆動手段８０、プログラ
ム・カウンタ２６、及び制御ロジック手段２７である。

【００２３】ブロック記述アレイ２２は、シミュレーシ
ョン・プロセサ２の命令メモリであり、そのシミュレー
ションの動作を指定するのに必要な情報をすべて格納す
る。図４にブロック記述アレイ２２の内容を示す。アレ
イ２２の１アドレスに格納された命令は、ＯＰコード
（命令コード）フィールド（１６ビット）と、Ａ１、Ａ
２、Ａ３、Ａ４の各フィールド（この例では各々２４ビ
ット）を含む。命令の種類は、図５に示すようにＯＰコ
ード・フィールドによって決まる２種類がある。ＯＰコ
ードの第１ビット位置がバイナリ１である、ゲートを評
価するためのブロック記述命令と、ＯＰコード・フィー
ルドの第１ビット位置がバイナリ０である、当該シミュ
レーション・プロセサの動作を制御するための制御命令
である。

【００２４】ブロック記述命令については、１つの命令
ワードが、シミュレートされるモデル内の各ロジック・
ブロックまたはゲートに対応する。命令ワードのアドレ
スは、ブロックまたはゲートの識別子をあらわす。命令
には、ＡＮＤ、ＯＲなどゲートの論理関数を指定するＯ
Ｐコード・フィールドと、ゲートの入力端子または入力
オペランドを指定する４つのフィールドＡ１、Ａ２、Ａ
３、Ａ４が含まれる。したがってブロック記述命令は、
１出力、４入力の１ゲートに対応する。ゲートの論理関
数は、論理関数テーブル２４へのインデクスである、Ｏ
Ｐコード内の８ビット関数ポインタ、ＦＦＦＦＦＦＦＦ
によって決まる。入力と出力の反転は、ＯＰコードの反
転ビットＩ１、Ｉ２、Ｉ３、Ｉ４、Ｉ０によって、論理
関数テーブル２４とは独立して行える。フィールドＡ
１、Ａ２、Ａ３、Ａ４は、４つの入力オペランドが格納
される現在状態アレイ２３のアドレスをあらわす。ブロ
ック記述アレイ２２内のブロック記述命令のアドレス
は、算出結果が格納される現在状態アレイ２３内のその
出力アドレスを意味する。ブロック記述アレイ２２のサ
イズは、シミュレーション・プロセサ２に求められる容
量による。この例の場合、アレイ２２は、最大５１２Ｋ
のブロック記述命令を格納できる。

【００２５】図６に、図４のアドレスＺに示したブロッ
ク記述命令を説明するために、シミュレーション・プロ
セサ２によってシミュレートされるゲートの例を示す。
ＡＮＤゲートは符号Ｚで示した。これは、ゲートのブロ
ック記述命令が格納されるブロック記述アレイ２２内の
アドレスに対応する。ゲートのＡＮＤ関数ポインタと反
転関数は、命令のＯＰコード・フィールドに格納され
る。このゲートの入力端子Ｖ、Ｗ、Ｘ、Ｙは、命令のフ
ィールドＡ１、Ａ２、Ａ３、Ａ４に格納される。現在状
態アレイ２３は、ゲートＺの入力オペランドを、フィー
ルドＡ１、Ａ２、Ａ３、Ａ４によって指示されたアドレ
スＶ、Ｗ、Ｘ、Ｙに格納する。

【００２６】制御命令については、ＯＰコード・フィー
ルドが、シミュレーション・プロセサによって実行され
る制御関数を指定する。ホールトは、図５に示すとお
り、ホストのインタラクションを待つためにシミュレー
ションを停止させるという意味である。ブランチは、フ
ィールドＡ２、Ａ３によって指示されたアドレスに格納
された命令へ行くことを意味する。ブロードキャスト
は、シミュレーション・バス３に接続されたホスト５や
補助プロセサ４によって使用されるように、シミュレー
ション・バス手段３へデータのパケットを送るという意
味である。

【００２７】図７により現在状態アレイ２３について説
明する。現在状態アレイ２３は、シミュレートされたモ
デル全体の現在状態の完全なコピーを格納するメモリで
ある。各ブロックまたはゲートの状態は２ビットで指定
される。可能な状態は論理０（００）、論理１（０
１）、未定義（１０）、及びハイ・インピーダンス（１
１）である。現在状態アレイ２３は、シミュレートされ
たマシンのすべてのブロックまたはゲートのこのような
現在状態を格納する。この例では、シミュレートされた
マシンに可能なブロックまたはゲートの大きさは５１２
Ｋであるので、シミュレートされたマシンの状態は１Ｍ
ビットで格納される。現在状態アレイ２３には、少なく
とも１Ｍビットの容量がなくてはならない。ただし、こ
の例の場合、現在状態アレイ２３は、最大性能を達成す
るためにこれより大きくなっている。所与のブロックま
たはゲートについて計算を行う際またはブロードキャス
ト・コマンドによるブロードキャスト動作の際、現在状
態アレイ２３の内容は、４つのフィールドＡ１、Ａ２、
Ａ３、Ａ４によって同時にアドレスされる。４つの異な
るブロックまたはゲートの現在状態は、同時に読み取る
のが望ましい。したがって、アレイ２３は４回コピーさ
れる。アレイ２３の読み取りでは、４つの異なるアドレ
スを同時に読み取れる。アレイ２３の書き込みでは、常
に、４つの全アレイの同じアドレスが書き込まれる。す
なわち、現在状態アレイ２３が読み取られるときは、マ
ルチプレクサ（ＭＵＸ）６２が、アドレス選択を通し
て、制御ロジック手段２７によって制御され、アドレス
Ａ１、Ａ２、Ａ３、Ａ４が各アレイに出力される。次
に、各アレイが、２ビット・オペランドをオペランド反
転ロジック手段（ＩＮＶ）６３に出力する。出力された
オペランドの各々は、論理関数テーブル２４における演
算の前に、手段６３のＯＰコードの反転ビットによって
反転できる。現在状態アレイ２３が書き込まれるとき
は、マルチプレクサ６２が、アドレス選択を通して、制
御ロジック手段２７によって制御され、１アドレスＡ０
が出力される。次に同じデータが４つのアレイの同じア
ドレスＡ０に書き込まれる。もちろんこれは、１つのア
レイとタイム・スライスによっても行えるが、約４倍の
性能向上が犠牲になる。さらに、図７に示した例では、
別に４つのアレイが追加される。ユニット・ディレイ・
シミュレーションの場合、シミュレートされたマシンの
状態は、“マスタ／スレーブ”構成でセーブする必要が
ある。すなわち、マシンの次の状態は、これがマシンの
現在状態になる前に、もれなく計算する必要がある。こ
れを実現する最も簡単な方法は、２つのメモリ（Ａ、
Ｂ）をピンポン構成で使用することである。Ａに現在状
態が格納されているときは、次の状態のセーブにＢが用
いられる。Ｂに現在状態が格納されているときは、次の
状態のセーブにＡが用いられる。

【００２８】図８により論理関数テーブル２４について
説明する。論理関数テーブル２４は、プログラマブル・
ロジック・ブロックであり、このブロックの主要素は、
６５Ｋ × ２ビットのスタティックＲＡＭメモリ６５
である（ＯＰコード・フィールドの８ビット関数ポイン
タと、オペランド反転ロジック６３からの４つの２ビッ
ト入力オペランドによって指示される）。論理関数テー
ブル２４は２ビット出力を生成する。この出力は、評価
されたゲートの次の状態である。ＲＡＭ６５は、マルチ
プレクサ６７を通してホスト・コンピュータ５からもア
クセス可能である。マルチプレクサ６７は、シミュレー
ションが始まる前に１組の論理関数をＲＡＭ６５にロー
ドする必要がある。論理関数テーブル２４は、基本的に
は、与えられたゲート関数と４つの入力オペランドに対
して２ビット出力を生成するルックアップ・テーブルで
ある。論理関数テーブル２４の出力は、出力反転ロジッ
ク手段（インバータ）６６を介して出力手段２５へ供給
される。テーブル２４からの出力は、出力手段２５を通
してデータ・ライン３Ａの割当ラインに送出する前に、
ＯＰコードの反転ビットによって、出力反転ロジック手
段６６において反転できる。オペランド反転ロジック６
３からの出力はバス駆動手段８０へも供給される。ブロ
ードキャスト・コマンドが、制御ロジック２７によって
実行されると、バス駆動手段８０は、オペランド反転ロ
ジック６３を通して、現在状態アレイ２３からのコマン
ドのフィールドＡ１ないしＡ４によって指示された４つ
の現在状態を受け取り、制御ロジック２７の制御下で、
データ・ライン０ないし７、８ないし１５、１６ないし
２３、または２４ないし３１にデータを送出する。現在
状態アレイ２７のデータは、シミュレーション・プロセ
サ２からブロードキャスト・コマンドによってホスト５
へ送られ、ホスト内で用いられる。ブロードキャスト・
コマンドは、米国特許出願０７／５０２０８８（１９９
０年３月３０日出願）の主題になっている。

【００２９】図９により出力手段２５について説明す
る。出力手段２５は、１６のＡＮＤゲートＥ０、Ｅ
１、．．．、Ｅ１５、１６のゲートＬ０、Ｌ
１、．．．、Ｌ１５（出力はデータ・ライン３Ａの偶数
ライン０、２、．．．、３０につながる）、及び１６の
ゲートＨ０、Ｈ１、．．．、Ｈ１５（出力はデータ・ラ
イン３Ａの奇数ライン１、３、．．．、３１につなが
る）から成る。ハード・ワイヤード手段３Ｄと制御ロジ
ック手段２７につながる構成ライン３Ｃは、ＡＮＤゲー
トＥ０、Ｅ１、．．．、Ｅ１５の入力に接続される。ラ
イン３ＣからゲートＥ０への入力はすべて、ライン３Ｃ
の４ビット・バイナリ・データ００００だけによってゲ
ートＥ０が活動化されるように反転される。ライン３Ｃ
の最下位ビット・ラインからの入力は、ゲートＥ１に直
結し、ライン３ＣからゲートＥ１への他の３つの入力
は、４ビット・バイナリ・データ０００１だけによって
ゲートＥ１が活動化されるように反転される。以下同様
である。ライン３Ｃからの入力はすべて、ライン３Ｃの
４ビット・バイナリ・データ１１１１だけによってゲー
トＥ１５が活動化されるように、ゲートＥ１５に直結さ
れる。制御ロジック２７からの動作モード・シグナル
は、ＡＮＤゲートＥ０、Ｅ１、．．．、Ｅ１５の各々の
入力にも接続され、シミュレーション・プロセサ２の動
作モード時にＡＮＤゲートが活動化される。ＡＮＤゲー
トＥ０、Ｅ１、．．．、Ｅ１５の出力は、ゲートＬ０と
Ｈ０、Ｌ１とＨ１、．．．、Ｌ１５とＨ１５の各端子を
付勢するように接続される。出力反転ロジック手段６６
からの出力の下位ビット・ラインは、ゲートＬ０、Ｌ
１、．．．、Ｌ１５の入力に接続される。出力反転ロジ
ック手段６６からの出力の上位ビット・ラインは、ゲー
トＨ０、Ｈ１、．．．、Ｈ１５の入力に接続される。よ
って、スロット手段０、１、２、．．．、１５に装着さ
れたシミュレーション・プロセサ２は、その演算結果
を、出力手段２５を通してデータ・ライン３Ａのライン
０と１、２と３、４と５、．．．、及び３０と３１に送
出する。したがって、各シミュレーション・プロセサ２
には、その結果を送出するために、シミュレーション・
バス３のどのスロット手段をプロセサ２が占有している
かに応じて、データ・ライン３Ａのうち２つが割り当て
られる。

【００３０】図３に戻るが、制御ロジック手段２７は、
シミュレーション・バス手段３に接続されたすべてのシ
ミュレーション・プロセサ２が各々の動作を同期して実
行するように、クロック手段６８を制御する。制御ロジ
ック手段２７は、プログラム・カウンタ２６が、ブロッ
ク記述アレイ２２から命令を出力するアドレス、及び算
出結果をすべてのシミュレーション・プロセサ２から現
在状態アレイ２３に書き込むアドレスを生成するよう
に、プログラム・カウンタ２６を制御する。制御ロジッ
ク手段２７は、ブランチ、ブロードキャスト、ホールト
などの制御命令を制御する。制御ロジック手段２７はま
た、シミュレーションの前に、ホスト・コンピュータ５
から、ブロック記述アレイ２２に命令を、現在状態アレ
イ２３に初期状態をロードするために、シミュレーショ
ン・プロセサ２を制御する。

【００３１】また、スロット０を占有するシミュレーシ
ョン・プロセサ２は、ホスト５とシミュレーション・プ
ロセサ２との間でデータと命令を転送するためのホスト
・インタフェース２１を含む。ホスト・インタフェース
２１は、シミュレーション・バス手段３とホストＩ／Ｏ
バス手段５６との間でデータを一時格納するＦＩＦＯ
（ファーストイン・ファーストアウト）バッファであ
る。パケット・データがホスト・インタフェース２１を
通してホストから入ると、各シミュレーション・プロセ
サ２は、そのデータをシミュレーション・バス手段３か
ら取り出す。パケット・データがホストへ送られると、
ホスト・インタフェース２１の制御ロジックは、制御ラ
イン３Ｂの内容によって、データ・ライン３Ａのデータ
が、ホストを対象としているかどうかを判定し、データ
をホスト５へ転送する。ホスト・インタフェース手段２
１では、ユーザが、ブロック記述アレイ２２と現在状態
アレイ２３を、シミュレーションの初めに初期化し、シ
ミュレーションの終わりに結果をテストできる。またシ
ミュレーションの間に、現在状態アレイ２３の内容を読
み取って変更を加え、シミュレーション能力を高めるこ
ともできる。ホスト・インタフェースは、米国特許出願
０７／５０２１４７（１９９０年３月３０日出願）の主
題になっている。

【００３２】ここで図１０、図１１により、この実施例
のロジック・シミュレーション・マシン１によってシミ
ュレートされるモデルのコンパイル方法について説明す
る。この方法は、シミュレート対象のモデルの命令を、
その前にホスト・コンピュータ５からシミュレーション
・プロセサ２にロードされる命令リストにおいて、”ラ
ウンド・ロビン”方式で各シミュレーション・プロセサ
に割り当てるステップから成る。命令リストでは、ブロ
ック命令が第１シミュレーション・プロセサからスター
トして１６番目のプロセサに進み、第１プロセサに戻っ
てこのシーケンスが繰り返される。この方法ではまた、
プロセサに対する同一の１６の制御命令の組が、ブロッ
ク記述命令と同じシーケンスで、命令リストのｋ ×１
６（ｋは整数）で始まるロケーションに挿入される。１
６はグループ（１、２、４、８、１６）の最大数であ
り、ユーザはこのグループから、所要性能に応じて、ロ
ジック・シミュレーション・マシン１に装着するシミュ
レーション・プロセサ２の個数を選択できる。図１０、
図１１では、各シミュレーション・プロセサに対するブ
ロック記述命令が、第１プロセサを先頭に、１６番目の
プロセサまで進み、それから第１プロセサに戻ってこの
シーケンスを繰り返すように配置され、同じ１６の制御
命令の組は、０ＦＦ０（ブロードキャスト）及びＦＦＦ
０（ホールト）を先頭にして各ロケーションに置かれ
る。１サイクルにおける１６の命令はすべて、最大構成
のシミュレーション・プロセサ２によって同時に実行さ
れるものである。したがって、同じサイクルのブロック
記述命令はすべて、同じランクでなければならない。新
しいロジック・ランクから始まるブロック記述命令は、
ｐ× １６（ｐは整数）からスタートしなければなら
ず、パイプライン動作が採用される場合は、命令がフェ
ッチされるときと、その出力が可能になるときの間の、
パイプライン動作による遅延時間を吸収するために、新
しいランクの最初のブロックの前にデッド・サイクルが
挿入される。もし演算結果の書き戻しを遅らせる場合、
すなわち演算結果がｊ番目のサイクルごとに現在状態ア
レイに書き戻される場合、新しいロジック・ランクは、
ｊ × ｑ × １６（ｊ及びｑは整数）のロケーショ
ンから始めなくてはならない。

【００３３】図１、図２、及び図３に戻り、ロジック・
マシン１の動作について説明する。ホスト・コンピュー
タ５は、電源投入時にシミュレーション・プロセサ２を
占有して、シミュレーションの前に命令とデータをシミ
ュレーション・プロセサ２にロードし、シミュレーショ
ンの間とそれ以降またはそのいずれかの時間に結果を評
価し、ユーザとのインタフェースをとる。ホスト・コン
ピュータ５は、Ｉ／Ｏバス手段５６を通して各シミュレ
ーション・プロセサ２を直接占有する。ホストは、占有
後に、Ｉ／Ｏスロットに装着されたシミュレーション・
プロセサの数をカウントし、その数をシミュレーション
・プロセサ２に通知する。ただしホストは、占有後は、
シミュレーション・プロセサ２の構成に関わる必要はな
い（後述）。占有後、ホスト・コンピュータ５は、Ｉ／
Ｏスロットを介した電力供給を除き、シミュレーション
・バス手段３のスロット０に装着されたシミュレーショ
ン・プロセサ２に備えられたホスト・インタフェースだ
けを通して、シミュレーション・プロセサ２と通信す
る。

【００３４】ホスト・コンピュータ５は、マシン１の各
シミュレーション・プロセサ２のブロック記述アレイ２
２に命令をロードするとき、Ｉ／Ｏバス５６とホスト・
インタフェース２１を通して、図１０、図１１の命令リ
ストの命令を上から下へシミュレーション・バス手段３
に送る。各シミュレーション・プロセサ２は、図１０、
図１１のリストの下位４ビット・バイナリ・アドレスが
同じ命令を、そのプロセサが占有するスロット手段に対
応する構成ライン３Ｃ上のバイナリ・データとして順に
受け取る。すなわちスロット手段０、１、２、．．．、
１５に装着されたシミュレーション・プロセサ２は、下
位４ビット・バイナリ・アドレスが００００、０００
１、００１０、．．．、１１１１の命令を受け取り、ブ
ロック記述アレイ２２に、第１アドレスから連続して格
納する。したがって、図１２に示すように、スロット手
段０、１、．．．、１５に装着されたシミュレーション
・プロセサ２は、ゲート０、１６、３２、．．．、ゲー
ト１、１７、３３、．．．、及びゲート１５、３１、４
７、．．．に対するブロック記述命令を、各々のブロッ
ク記述アレイ２２に連続的に格納し、同じ制御命令を、
ブロック記述アレイ２２の同じアドレスに格納する。

【００３５】ここでまた図１、図２、及び図３に戻る
が、ホスト・コンピュータ５は、マシン１によってシミ
ュレートされたモデル全体の同じ初期状態を、各シミュ
レーション・プロセサ２の現在状態アレイ２３にロード
する。このマシン１の場合、各シミュレーション・プロ
セサ２の現在状態アレイ２３は、シミュレーションの間
に、シミュレートされたモデル全体の現在状態の完全な
コピーを維持する（後述）。ホスト・コンピュータはま
た、同じ関数データを、論理関数テーブル２４にロード
する。

【００３６】シミュレーションには動作と停止の２つの
モードがある。動作モードでは、各シミュレーション・
プロセサ２がそのブロック記述アレイ２２を連続的にた
どり、ブロック記述アレイ２２に組み込まれるか、また
はホスト・コンピュータ５から送られ得るコマンドを受
け取るまで、各ゲートの次の状態を評価する。停止モー
ドでは、シミュレーションは行われず、現在状態アレイ
２３とブロック記述アレイ２２を含むロジック・シミュ
レーション・マシン１全体の状態は、ホスト・コンピュ
ータ５による検査と訂正に使用できる。

【００３７】動作モードのとき、このロジック・シミュ
レーション・マシン１では、１６のシミュレーション・
プロセサ２が１つのシミュレーション・モデルを処理
し、シミュレーションを高速化できる。並列構成の場
合、各シミュレーション・プロセサ２は１サイクルに１
ゲートを評価する。サイクルの終わりに、各シミュレー
ション・プロセサ２が、その結果を、データ・ライン３
Ａの割当ラインに並列に送出し、すべてのシミュレーシ
ョン・プロセサ２が、データ・ライン３Ａからの結果で
各々の現在状態アレイ２３を更新する。

【００３８】動作モードのサイクルごとに、シミュレー
ション・バス手段３に装着された各シミュレーション・
プロセサ２において、ブロック記述アレイ２２からホー
ルト・コマンドが検出されるか、またはホスト・コンピ
ュータ５がシミュレーションを停止するまで、以下のス
テップが同期して実行される。

【００３９】制御ロジック手段２７は、プログラム・カ
ウンタ２６を開始アドレスから順次にインクリメント
し、ブロック記述アレイ２２から命令を順次に出力す
る。ブロック記述アレイ２２が、プログラム・カウンタ
２６によってアドレスされると、アレイ２２は、対応す
るアドレスに格納された命令を出力する。命令のＯＰコ
ード・フィールドはラッチ６１によってラッチされる。
このＯＰコード・フィールドは、それがブロック記述命
令であるか、または制御命令であるかを示す。ブロック
記述命令であれば、ＯＰコード・フィールドには、評価
されたゲートの関数が記述される。フィールドＡ１ない
しＡ４は、評価されたゲートの４つの入力端子を指定
し、入力端子の現在状態が格納された現在状態アレイ２
３内のアドレスに対応する。

【００４０】アドレスＡ１ないしＡ４は、マルチプレク
サ６２を通してアレイ２３に引き渡される。評価された
ゲートに対する入力オペランドである４つの２ビットの
現在状態は、フィールドＡ１ないしＡ４によって指定さ
れたアドレスから同時にフェッチされる。これらの入力
オペランドは、論理関数テーブル２４における演算の前
に、ＯＰコードによって指示されていればオペランドが
反転されるように、オペランド反転ロジック手段６３に
送られる。

【００４１】評価されたゲートに対する入力オペランド
は論理関数テーブル２４に送られる。この情報は、ラッ
チ６１からの、ゲートの関数を記述したＯＰコード・フ
ィールドの関数ポインタとともに、論理関数テーブル２
４へのポインタとして用いられる。論理関数テーブル２
４は、基本的にはルックアップ・テーブルであり、その
入力が現在与えられていれば、ゲートに対して正規の２
ビット出力値を生成する。

【００４２】論理関数テーブル２４の出力は、ＯＰコー
ドによって指示されていれば出力が反転されるように、
出力反転ロジック６６に送られる。出力反転ロジック手
段６６からの結果は、出力手段２５に供給され、マシン
１の現在状態アレイ２３をすべてその結果で更新するた
めに、データ・ライン３Ａの割当ラインに送出される。

【００４３】たとえば、図６のＡＮＤゲートは次のよう
に評価される。スロット０に装着されたシミュレーショ
ン・プロセサのプログラム・カウンタ２６が、アドレス
Ｚを生成して、ゲートのブロック記述命令をブロック記
述アレイ２２からフェッチする。ブロック記述命令のフ
ィールドＡ１ないしＡ４によって指示されたとおり、４
つのオペランドＨ（０、１）、Ｈ（０、１）、Ｌ（０、
０）、Ｌ（０、０）が、現在状態アレイ２３のアドレス
Ｖ、Ｗ、Ｘ、Ｙからフェッチされる。第１及び第２の入
力オペランドＨ（０、１）、Ｈ（０、１）は、ＯＰコー
ドによって、オペランド反転ロジック６３でＬ（０、
０）、Ｌ（０、０）に反転される。４つのＬ（０、０）
入力オペランド全部とＡＮＤ関数を指定する関数ポイン
タがテーブル２４に入力される。テーブル２４は結果の
Ｌ（０、０）を出力する。この結果は、出力反転ロジッ
ク手段６６においてＯＰコードによってＨ（０、１）に
反転される。出力Ｈ（０、１）は、出力手段２５に供給
され、すべてのシミュレーション・プロセサ２に転送さ
れて、各々の現在状態アレイ２３が更新される。

【００４４】先にも述べたように、スロット０、１、
２、．．．、１５のプロセサ２は、データ・ライン３Ａ
の割当ライン０と１、２と３、４と５、．．．、及び３
０と３１に２ビットの結果を送出する。これにより、こ
のサイクルで算出されたすべての結果がデータ・ライン
３Ａに並列に現れる。データ・ライン３Ａ上の結果は、
制御ロジック手段２７によって受け取られ、各シミュレ
ーション・サイクルの終わりに、各プロセサ２の現在状
態アレイ２３内の隣接した１６のアドレスに、シミュレ
ーション・サイクル数と当該構成のシミュレーション・
プロセサ数との積（この例では１６）によって指示され
たアドレスを先頭として書き戻される。たとえば、第１
シミュレーション・サイクルの終わりでは、すべてのシ
ミュレーション・プロセサの現在状態アレイ２３のアド
レス０ないし１５が、データ・ライン３Ａ上の結果で更
新される。第２シミュレーション・サイクルの終わりで
は、現在状態アレイ２３のアドレス１６ないし３１が、
ライン３Ａ上の結果で更新される。第３シミュレーショ
ン・サイクルの終わりではアドレス３２ないし４７とな
り、以下同様である。こうして、各シミュレーション・
プロセサ２の現在状態アレイ２３は、各シミュレーショ
ン・サイクルですべてのプロセサ２によって算出された
結果で更新され、マシン１で評価されたモデルの現在状
態の完全なコピーを維持する。ホスト・コンピュータ５
は、シミュレーションの間には、ブロードキャスト・コ
マンドによって、データ・ライン３Ａとホスト・インタ
フェース２１を通して、シミュレーションの後には、ス
ロット０に装着されたプロセサ２の現在状態アレイ２３
から結果を受け取ることができる。

【００４５】シミュレーション・プロセサ２がブラン
チ、ブロードキャスト、ホールトなどの制御命令を実行
するとき、すべてのシミュレーション・プロセサ２にお
いて、同一の制御命令が同時に実行され、シミュレーシ
ョンの同期が正しくとられる。たとえばブランチは、１
度に、すべてのシミュレーション・プロセサ２にわたっ
て同一のものとして解釈される。

【００４６】この実施例の場合、複数のシミュレーショ
ン・プロセサ２が、シミュレーション・モデルを並列に
処理してシミュレーションを高速化するため、ほぼ直線
的な高速化が実現する。すなわち、シミュレーション・
プロセサは、その数が約２倍になれば、約２倍高速に動
作する。高速化に非直線性が生じる原因は、更新の必要
なことだけである。データを現在状態アレイに書き戻す
のにかなり時間がかかるからである。この例では１６の
シミュレーション・プロセサ２がシミュレーション・バ
ス手段３に接続されるが、シミュレーション・プロセサ
は、所要性能に応じて、１、２、４、８、１６から成る
グループから任意の個数を選択して、シミュレーション
・バス手段３に接続することができる。シミュレーショ
ン・プロセサ２の構成は、ホスト・コンピュータ５から
見てトランスペアレントに保たれ、図１０、図１１に示
した最大構成を対象に形成された同じモデルを、構成の
変更とは無関係に使用できる。これは、制御ロジック２
７と構成ライン３Ｃが、構成をシミュレーション・プロ
セサに通知して、それら自体が構成変更に関わるからで
ある。また、ホスト・コンピュータ５は、シミュレーシ
ョン・プロセサ２を占有した後、シミュレーション・バ
ス手段３のスロット０に装着されたプロセサ２のホスト
・インタフェース２１を介して、ロジック・シミュレー
ション・マシン１と通信する。そこで、シミュレーショ
ン・プロセサ２のグループは、ホスト・コンピュータ５
から見ると、複数のタスク（シミュレーション・モデル
の形成、このモデルのシミュレータへのロード、シミュ
レーションの実行、及び結果のフェッチと解析）に関係
する１つのエンティティとなる。

【００４７】もし１６のシミュレーション・プロセサで
はなく４つのシミュレーション・プロセサ２がシミュレ
ーション・バス手段３に接続されれば、４つのシミュレ
ーション・プロセサ２は、スロット０、１、２、３に装
着され、各々、構成ライン３Ｃから一意のデータを受け
取る。各シミュレーション・プロセサ２のブロック記述
アレイ２２に図１０、図１１のモデルがロードされる
際、各シミュレーション・プロセサ２は、構成ライン３
Ｃ上の一意のデータの下位２ビット・データと同じ図１
０、図１１のリストの下位２ビット・バイナリ・アドレ
スを持つ命令を順に受け取る。つまり、図１３に示すよ
うに、スロット０、１、２、３のプロセサ２は、下位２
ビット・バイナリ・アドレスが００、０１、１０、１１
の命令を受け取ってブロック記述アレイ２２に連続して
格納する。この構成では１シミュレーション・サイクル
で４つのゲートが評価される。４つのプロセサ２によっ
て評価された４つのゲートの結果は、４サイクルの第１
サイクルの終わりでは、データ・ライン３Ａのライン０
ないし７に並列に送出され、４サイクルの第２サイクル
の終わりでは、ライン８ないし１５に、４サイクルの第
３サイクルの終わりではライン１６ないし２３に、そし
て４サイクルの第４サイクルの終わりではライン２４な
いし３１に送出される。これは、制御ロジック２７か
ら、第１サイクルでは（０、０）を、第２サイクルでは
（０、１）を、第３サイクルでは（１、０）を、第４サ
イクルでは（１、１）を、図９の構成ライン３Ｃの最上
位ビット及び第２最上位ビットのラインに送出すること
によって行われる。第４サイクルの終わりでは、すべて
のデータ・ライン３Ａに結果が得られ、その結果は、現
在状態アレイ２３の隣接する１６のアドレスに、４サイ
クルの第１シミュレーション・サイクル数とシミュレー
ション・プロセサ数の積、すなわち４によって指示され
たアドレスを先頭にして書き戻される。つまり、４サイ
クルの終わりでは、すべてのデータ・ライン３Ａがプロ
セサ２からの結果で一杯となり、各シミュレーション・
プロセサ２の現在状態アレイ２３は、データ・ライン３
Ｂ上の結果で更新される。この構成では、同じ１６のゲ
ートを評価するのに４シミュレーション・サイクルが必
要で、図１、図２の構成では１シミュレーション・サイ
クルである。図１３のような４プロセサ構成では、各ブ
ロック記述アレイ２２の隣接した４つのアドレスに同一
の制御命令が４つ置かれる。プロセサ２の各制御ロジッ
ク手段２７は、４つの同一の制御命令のうち第１のブラ
ンチ制御命令またはホールト制御命令を実行し、他の３
つの同一かつ冗長な制御命令は無視する。４つのブラン
チ・コマンドまたはホールト・コマンドの内容が同じだ
からである。ただし、すべてのブロードキャスト命令が
プロセサ２によって実行される。これは、１６のブロー
ドキャスト・コマンドは各々、アレイ２３からホスト５
にデータを転送するための、フィールドＡ１ないしＡ４
のオペランドが異なるからである。

【００４８】マシン１は、シミュレーション・プロセサ
数をソフトウェアに対してトランスペアレントにする。
つまり、アーキテクチャとしては１６のブロック記述命
令が常に同時に実行される。これには、実際にはシミュ
レーション・プロセサ数に応じて１、２、４、８、また
は１６のサイクルがかかるが、違いはソフトウェアから
は見えない。ホスト・コンピュータが、ロードその他の
ために、シミュレーション・プロセサのブロック記述ア
レイをアクセスするとき、ホスト・コンピュータが認識
するのは１組の命令にすぎない。シミュレーション・プ
ロセサのハードウェアは、ホストのアクセスを、複数の
カード上の異なるアレイへ向けることができるが、ホス
トはこれを認識しない。シミュレートされるロジック・
モデルが、最大構成のロジック・シミュレーション・マ
シンを対象に形成される場合、このモデルは、何ら変更
を加えることなく、より小規模な構成で動作する。この
考え方から、同じモデルを多くのハードウェア構成で使
用できる。ホストは、構成を認識する必要はなく、構成
にかかわらず、すべてのホスト・データをＩ／Ｏバスに
送信するだけでよい。この意味は大きい。それは特に、
この例のアーキテクチャによれば、ユーザが、所要性能
を得るために、ロジック・シミュレーション・マシンを
いつでも再構成できるからである。

【００４９】シミュレーション・プロセサ２は、シミュ
レーションの際に、通常はゲート・ロジックだけをシミ
ュレートするために用いられ、メモリやアレイのモデリ
ング、デバイス動作などの機能は、ホスト・コンピュー
タ５によって実行される。ただし図１、図２のマシン１
では、ホスト・コンピュータ５との間のデータはすべて
シミュレーション・バス手段３に送られ、ホストは、バ
ス３上のもう１つのデバイスでしかなくなる。これは、
シミュレーション・バス手段３に、シミュレーション・
プロセサ２と並列に装着されたハードウェアのアクセラ
レータまたは補助プロセサによって、シミュレーション
・バス３のトラフィックを模倣することによって、どの
ようなホスト機能も実行できることを意味する。トレー
ス収集、メモリやアレイのシミュレーション、及びデバ
イス動作が、ハードウェアのアクセラレータまたは補助
プロセサの対象となることは明らかである。このような
操作の場合は、ホストがシミュレーション・スループッ
トを減速し得る。実際に、こうしたホストの負担を軽減
するために、ユーザ・インタフェースを除くすべての機
能を補助プロセサに移植することもできる。

【００５０】全イベント・トレース（ＡＥＴ）ギャザラ
４は、このような補助プロセサの一例である。ＡＥＴ
は、シミュレーションの間にすべてのファシリティに生
じたことの記録である。通常、従来の技術によるＡＥＴ
データは、各シミュレーション・サイクルの終わりに、
ホスト・コンピュータ５が、トレースされるすべてのノ
ードを評価することによって収集される。こうした対象
ノードだけをホストに送信するブロードキャスト・コマ
ンドは効率的ではあるが、２つの制約が残る。第１に、
トレースされるノードは、変化しなかったものも含めて
すべてホスト・コンピュータに送られる。第２に、シミ
ュレーション・サイクルごとにデータを評価するのでホ
ストにかなりの時間がかかる。ＡＥＴギャザラ４は、Ａ
ＥＴデータをシミュレーションと平行して生成し、ホス
ト・タスクを軽減する。

【００５１】図１４によりＡＥＴギャザラ４について説
明する。ＡＥＴギャザラ４のコンポーネントはシミュレ
ーション・プロセサ２のものと同じで、シミュレーショ
ン・バス手段３をモニタすることによって、シミュレー
トされたモデル全体の現在状態の完全なコピーを維持す
る現在状態アレイ４１と、シミュレーション・プロセサ
２と同期がとられるプログラム・カウンタ４２である。
ＡＥＴギャザラ４はこのほか、独自の制御ロジック手段
４３と変化記録アレイ４４を備え、シミュレートされた
モデルの変化だけを格納する。

【００５２】制御ロジック４３は、各シミュレーション
・サイクルの初めに、変化記録アレイ４４にマーカを置
いてサイクル開始点を指示する。シミュレーションが進
むと、制御ロジック４３は、シミュレーション・バス手
段３をモニタして、現在状態の完全なコピーを現在状態
アレイ４１に維持する。制御ロジック４３は、各ノード
・アドレスの新しい値をそれらが生成されたときに、現
在状態アレイ４１にある古い値と比較することによっ
て、ノードの変化を検出する。変化が検出されると、制
御ロジック４３は、ノード・アドレスと新しいノード値
を変化記録アレイ４４に格納する。

【００５３】図１５、図１６、図１７によりＡＥＴギャ
ザラ４の動作について説明する。図１５は、ロジック・
シミュレーション・マシン１のシミュレーション・プロ
セサ２によってシミュレートされる設計モデル（２ビッ
ト・カウンタ）を示す。評価されるノードはＺ０、Ｚ
１、Ｚ２、Ｚ３の４つである。図１６は、各シミュレー
ション・サイクルの終わりでの現在状態アレイ４１内の
全ノードの状態を示す。このモデルのノードはすべて１
回評価されたものである。図１７は、３シミュレーショ
ン・サイクルの後の変化記録アレイ４４の内容を示す。
変化のあったノードと新しい値だけが変化記録アレイ４
４に格納される。

【００５４】どのファシリティのどのサブセットも、マ
スクとして用いられる別個の（シャドー）アレイのサイ
ズを現在状態アレイ４１と等しくしておくことによって
トレース可能である。ビットは、トレースされるノード
に対するシャドー・アレイに置かなければならない。

【００５５】ＡＥＴギャザラ４は、受動的な補助プロセ
サであり、シミュレーション・バス手段３をモニタする
だけである。ギャザラ４がシミュレーションに影響を与
える唯一の機会は、シミュレーションを中止して、変化
記録アレイ４４をホストにダンプするときである。これ
はまずめったに起こらないし、ホストの転送幅がシミュ
レーションとＡＥＴダンプの両方を処理できるほどであ
れば回避できる。ＡＥＴギャザラ４は、最小の情報（変
化のみ）を記録するので、変化記録アレイ４４が充分に
大きく、トレース対象のファシリティの数が妥当であれ
ば、ＡＥＴダンプが必要になる前にほとんどのシミュレ
ーションを完了できる。ＡＥＴギャザラ４は、シミュレ
ーション・プロセサ及びホスト・コンピュータのタスク
を減速することなく、シミュレーション・バス手段３を
モニタすることによって、ＡＥＴを生成するほか、ＡＥ
Ｔギャザラ４により、どのノードがトレース対象である
かを示すマスクを格納するためにシャドー・アレイを使
用することで、ファシリティのどのサブセットも収集で
きる。ＡＥＴギャザラは、米国特許出願０７／５０２１
４８（１９９０年３月３０日出願）の主題になってい
る。

【００５６】図１、図２に示した実施例の場合、シミュ
レーション・バス手段に接続されるシミュレーション・
プロセサの数は２ⁿ であり、最大数は１６である。ただ
し、この発明は、シミュレーション・プロセサの数を２
ⁿ に制限するものではなく、最大数を１６に制限するも
のではない。この発明では、任意個数のシミュレーショ
ン・プロセサをシミュレーション・バス手段に接続で
き、それにより、バス手段のデータ・ラインを各シミュ
レーション・プロセサに割り当てて、結果をデータ・ラ
インに並列に送出して、シミュレートされたモデル全体
の現在状態の完全なコピーを維持することができる。

【００５７】各シミュレーション・プロセサは、本発明
のロジック・シミュレーション・マシン及びシミュレー
ション方法に従って、Cocke らの特許と同様、１組のロ
ジック・ゲートをシミュレートするが、各シミュレーシ
ョン・プロセサが、プロセサ間スイッチの代わりに、シ
ミュレートされたマシン状態の完全なコピーを維持する
ことと、シミュレートされたマシン状態の更新内容がブ
ロードキャストされるシミュレーション・バス手段が提
供されることが異なる。この情報は、各シミュレーショ
ン・プロセサによって、それが保持する、シミュレート
されたマシン状態のコピーを更新するために用いられ
る。シミュレーション・バス手段は、各シミュレーショ
ン・プロセサについて計算された結果を有する個別デー
タ・ラインを含む。したがってシミュレーション・バス
手段は、全体として、すべてのシミュレーション・プロ
セサの計算結果をすべて保持する。ｓ個のプロセサがあ
り、各プロセサの計算結果がｔ個のラインの状態であら
われるマシンの場合、シミュレーション・バス手段のデ
ータ・ラインはｓ × ｔ個である。

【００５８】各プロセサで、シミュレートされたマシン
状態の完全なコピーを実現するコストは、従来の技術で
採用された機構に比べれば大きいが、このデメリットを
相殺するファクタは多数ある。第１に、メモリのコスト
がこの数年大幅に低下している。第２に、プロセサ間ス
イッチは複雑かつ高価であり、このマシンには必要でな
い。第３に、このマシンには、従来のスイッチ・ベース
のマシンで、シミュレートされるロジック・モデルのコ
ンパイルとスケジューリングを行う難しさはない。これ
により、シミュレータを実際に使用する際の費用を大幅
に削減できる。最後に、アーキテクチャにより、補助プ
ロセサをシミュレーション・バス手段につなぐだけで、
他の補助プロセサのマシン状態をコピーでき、これらの
プロセサがシミュレーション・プロセスに参加できる。
補助プロセサは、シミュレーションを高速化するため
に、メモリ・アレイのシミュレーション、シミュレーシ
ョンについてのトレース情報の収集などのタスクにも使
用できよう。

【００５９】この発明を従来の技術と区別するもう１つ
の特徴は、ホスト・コンピュータと接続する方法であ
る。シミュレーション・プロセサはすべて、ホスト・コ
ンピュータのＩ／Ｏバスに直に装着することを前提とし
ている。また１組のシミュレーション・プロセサが、ホ
スト・コンピュータからは１つのエンティティに見え、
ホスト・コンピュータがシミュレーション・プロセサ
を、その数にかかわらず同じように動作させることを前
提としている。これには、シミュレーション・モデルの
コンパイル、モデルのシミュレータへのロード、シミュ
レーションの実行など多くのタスクが含まれる。

【００６０】さらに、ホスト・コンピュータとシミュレ
ーション・プロセサのインタラクションの特徴として、
ホスト・コンピュータは、ある構成では、シミュレーシ
ョンの一部を実行する。この例で最も一般的なのは、ア
レイのモデリングとトレース情報の収集である。

【００６１】

【発明の効果】この発明によれば、並列処理におけるシ
ミュレーションの高速化を実現するロジック・シミュレ
ーション・マシン及びロジック・シミュレーションの方
法が提供される。

【図面の簡単な説明】

【図１】この発明の実施例に従ったロジック・シミュレ
ーション・マシンと、マシンが接続されるホスト・コン
ピュータのブロック図である。

【図２】この発明の実施例に従ったロジック・シミュレ
ーション・マシンと、マシンが接続されるホスト・コン
ピュータのブロック図であり、図１のＡ−Ａ線より右側
の部分を示す図である。

【図３】図１、図２のスロット０に装着されたシミュレ
ーション・プロセサのブロック図である。

【図４】図３のシミュレーション・プロセサのブロック
記述アレイの内容を示す図である。

【図５】図４のブロック記述アレイに格納された命令の
ＯＰコード・フィールドを示す図である。

【図６】ブロック記述命令と、図３に示したシミュレー
ション・プロセサの動作を説明するために用いるロジッ
ク回路モデルを簡略化したブロック図である。

【図７】図３のシミュレーション・プロセサの現在状態
アレイのブロック図である。

【図８】図３のシミュレーション・プロセサの一部のブ
ロック図である。

【図９】論理関数テーブルからの結果をシミュレーショ
ン・バスの割当データ・ラインに送出するための、図３
のシミュレーション・プロセサの出力手段のブロック図
である。

【図１０】この発明に従って、図１、図２のロジック・
シミュレーション・マシンにロードされ、ロジック・シ
ミュレーション・マシンによってシミュレートされるモ
デルのコンパイル方法を示す図である。

【図１１】この発明に従って、図１、図２のロジック・
シミュレーション・マシンにロードされ、ロジック・シ
ミュレーション・マシンによってシミュレートされるモ
デルのコンパイル方法を示す図であり、図１０のＡ−Ａ
線より下側の部分を示す図である。

【図１２】マシン動作を説明するために、図１、図２の
マシンのシミュレーション・プロセサのブロック記述ア
レイを簡略化した図である。

【図１３】この発明の、別構成のロジック・シミュレー
ション・マシンのブロック記述アレイを簡略化した図で
ある。

【図１４】シミュレーションと平行して全イベント・ト
レース（ＡＥＴ）を生成するために、シミュレーション
・プロセサと並列にシミュレーション・バス手段に接続
されたＡＥＴギャザラのブロック図である。

【図１５】図１４のＡＥＴギャザラの動作を説明する、
図１、図２のマシンによってシミュレートされる２ビッ
ト・カウンタの図である。

【図１６】各シミュレーション・サイクルにおける図１
５のカウンタのノードの現在状態を説明するテーブルの
図である。

【図１７】図１４のＡＥＴギャザラの動作を説明する、
変化記録アレイの内容を示すテーブルの図である。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−207838（ＪＰ，Ａ) 特開 昭63−316140（ＪＰ，Ａ)

Claims (20)

【特許請求の範囲】
1. 【請求項１】ロジック・シミュレーションを並列に実行
   する複数のシミュレーション・プロセサと、上記シミュ
   レーション・プロセサを相互に接続し、該シミュレーシ
   ョン・プロセサの各々から情報を並列に転送するため
   に、該各シミュレーション・プロセサに割り当てられる
   複数のデータ・ラインを含むシミュレーション・バス手
   段とを含む、ロジック・シミュレーション・マシン。
2. 【請求項２】請求項１に記載のロジック・シミュレーシ
   ョン・マシンであって、上記各シミュレーション・プロ
   セサが、上記データ・ラインからの情報を用いた更新に
   よって、シミュレートされたモデルの現在状態の完全な
   コピーを維持するメモリ手段を含む、ロジック・シミュ
   レーション・マシン。
3. 【請求項３】請求項１に記載のロジック・シミュレーシ
   ョン・マシンであって、シミュレーションを加速するた
   めの情報を受け取るために、上記シミュレーション・バ
   ス手段に補助プロセサが接続された、ロジック・シミュ
   レーション・マシン。
4. 【請求項４】請求項１に記載のロジック・シミュレーシ
   ョン・マシンであって、上記シミュレーション・プロセ
   サとホスト・コンピュータとの通信のために上記シミュ
   レーション・バス手段にホスト・インタフェースが接続
   された、ロジック・シミュレーション・マシン。
5. 【請求項５】請求項４に記載のロジック・シミュレーシ
   ョン・マシンであって、上記シミュレーション・プロセ
   サが、上記ホスト・コンピュータのＩ／Ｏバス手段を通
   して該ホスト・コンピュータに接続された、ロジック・
   シミュレーション・マシン。
6. 【請求項６】複数のシミュレーション・プロセサと、該
   シミュレーション・プロセサ相互間で情報を転送するた
   めの複数のデータ・ラインを備えるシミュレーション・
   バス手段とを含むロジック・シミュレーションの並列処
   理方法であって、上記シミュレーション・プロセサの各
   々に上記データ・ラインを割り当てるステップと、上記
   各シミュレーション・プロセサからの情報を、上記シミ
   ュレーション・バス手段の割当データ・ラインに並列に
   送出するステップとを含む、ロジック・シミュレーショ
   ンの並列処理方法。
7. 【請求項７】請求項６に記載の並列処理方法であって、
   上記各シミュレーション・プロセサにメモリ・ユニット
   が含まれ、シミュレートされるモデル全体の初期状態の
   コピーを上記各シミュレーション・プロセサのメモリ・
   ユニットに格納するステップと、上記各シミュレーショ
   ン・プロセサのデータ・ラインの情報をもって、上記メ
   モリ・ユニットに格納されたコピーを更新するステップ
   とを含む、ロジック・シミュレーションの並列処理方
   法。
8. 【請求項８】請求項６に記載の並列処理方法であって、
   シミュレーションを高速化するために、上記シミュレー
   ション・バス手段に補助プロセサが接続され、上記各シ
   ミュレーション・プロセサから、上記シミュレーション
   ・バス手段のデータ・ラインを通して上記補助プロセサ
   に情報を送る、ロジック・シミュレーションの並列処理
   方法。
9. 【請求項９】シミュレーションの並列処理を行う、複数
   のシミュレーション・プロセサを含むロジック・シミュ
   レーション・マシンであって、上記シミュレーション・
   プロセサの各々からの情報を並列に転送するために、該
   各シミュレーション・プロセサに割り当てられる複数の
   データ・ラインを有するシミュレーション・バス手段
   と、上記シミュレーション・プロセサから情報を受け取
   るために上記データ・ラインに接続された補助プロセサ
   とを含む、ロジック・シミュレーション・マシン。
10. 【請求項１０】請求項９に記載のロジック・シミュレー
    ション・マシンであって、上記シミュレーション・プロ
    セサにおいて用いるために、上記シミュレーション・バ
    ス手段に情報を供給する手段が上記補助プロセサに含ま
    れる、ロジック・シミュレーション・マシン。
11. 【請求項１１】シミュレーション・プロセサの動作の指
    定に必要な命令を格納する第１メモリ手段と、シミュレ
    ートされたモデル全体の現在状態を格納する第２メモリ
    手段と、上記命令と上記現在状態から結果を算定するた
    めに、上記第１及び第２のメモリ手段に接続された論理
    関数テーブルとが、各シミュレーション・プロセサに含
    まれ、 ａ）ロジック・シミュレーションを並列に実行する複数
    の上記シミュレーション・プロセサと、 ｂ）上記シミュレーション・プロセサのすべての上記第
    ２メモリ手段に、シミュレートされたモデル全体の同じ
    現在状態が維持されるように、算定結果をすべての該シ
    ミュレーション・プロセサに転送するために、該シミュ
    レーション・プロセサの各々に割り当てられる複数のデ
    ータ・ラインを含み、上記シミュレーション・プロセサ
    を相互に接続するシミュレーション・バス手段とを含
    む、ロジック・シミュレーション・マシン。
12. 【請求項１２】請求項１１に記載のロジック・シミュレ
    ーション・マシンであって、上記シミュレーション・バ
    ス手段が、該シミュレーション・バス手段と接続される
    ように上記シミュレーション・プロセサが装着された複
    数のスロット手段と、該シミュレーション・プロセサが
    どのスロット手段を占有しているかを該シミュレーショ
    ン・プロセサの各々に通知するために該スロット手段に
    関連づけられた複数の構成ラインとを含む、ロジック・
    シミュレーション・マシン。
13. 【請求項１３】請求項１２に記載のロジック・シミュレ
    ーション・マシンであって、上記シミュレーション・プ
    ロセサが上記どのスロット手段を占有しているかに応じ
    て、該シミュレーション・プロセサに割り当てられた上
    記データ・ラインに上記論理関数テーブルからの結果を
    供給するための出力手段が該シミュレーション・プロセ
    サに含まれる、ロジック・シミュレーション・マシン。
14. 【請求項１４】請求項１１に記載のロジック・シミュレ
    ーション・マシンであって、上記シミュレーション・プ
    ロセサの数が、１、２、４、８、１６、及び２ⁿ （ｎは
    整数）より成るグループから選択される、ロジック・シ
    ミュレーション・マシン。
15. 【請求項１５】請求項１１に記載のロジック・シミュレ
    ーション・マシンであって、シミュレーションの前に上
    記シミュレーション・プロセサを初期化し、シミュレー
    ションの後に該シミュレーション・プロセサから結果を
    受け取って解析するために、上記シミュレーション・バ
    ス手段にホスト・インタフェースを通してホスト・コン
    ピュータが接続された、ロジック・シミュレーション・
    マシン。
16. 【請求項１６】各シミュレーション・プロセサが、第１
    メモリ手段、第２メモリ手段、及び論理関数テーブルを
    含み、シミュレーション・バス手段が複数のデータ・ラ
    インを有する、複数の該シミュレーション・プロセサを
    含む、ロジック・シミュレーションの並列処理方法であ
    って、１組の上記データ・ラインを上記シミュレーショ
    ン・プロセサの各々に割り当てるステップと、上記各シ
    ミュレーション・プロセサの動作の指定に必要な命令
    を、該各シミュレーション・プロセサの上記第１メモリ
    手段に格納するステップと、シミュレーション対象のモ
    デル全体の初期状態を、上記各シミュレーション・プロ
    セサの上記第２メモリ手段に格納するステップと、上記
    各シミュレーション・プロセサに格納された命令を出力
    するために、上記第１メモリ手段をアドレスするステッ
    プと、上記各シミュレーション・プロセサに格納された
    状態を出力するために、上記第１メモリ手段からの命令
    に基づいて上記第２メモリ手段をアドレスするステップ
    と、上記各シミュレーション・プロセサの上記論理関数
    テーブルにおいて、出力された命令と出力された状態か
    ら結果を算定するステップと、上記各シミュレーション
    ・プロセサにおいて、上記論理関数テーブルからの上記
    結果を、該各シミュレーション・プロセサに割り当てら
    れた上記データ・ラインに並列に送出するステップと、
    上記シミュレーション・プロセサのすべての上記第２メ
    モリ手段に、シミュレートされたモデル全体の同じ現在
    状態が格納されるように、該シミュレーション・プロセ
    サの各々の上記データ・ラインからの結果をもって上記
    第２メモリ手段を更新するステップとを含む、ロジック
    ・シミュレーションの並列処理方法。
17. 【請求項１７】請求項１６に記載の並列処理方法であっ
    て、上記シミュレーション・バス手段が、複数の構成ラ
    インと、該構成ラインに関連づけられた複数のスロット
    手段とを含み、上記シミュレーション・バス手段に接続
    するために、上記各シミュレーション・プロセサを上記
    スロット手段に装着するステップと、上記シミュレーシ
    ョン・プロセサがどのスロット手段を占有しているか
    を、上記構成ラインを通して該シミュレーション・プロ
    セサの各々に通知するステップとを含む、ロジック・シ
    ミュレーションの並列処理方法。
18. 【請求項１８】請求項１６に記載の並列処理方法であっ
    て、上記シミュレーション・プロセサの数が、１、２、
    ４、８、１６、及び２ⁿ （ｎは整数）より成るグループ
    から選択される、ロジック・シミュレーションの並列処
    理方法。
19. 【請求項１９】請求項１６に記載の並列処理方法であっ
    て、シミュレーション・バス手段を、ホスト・インタフ
    ェースを通してホスト・インタフェースに接続するステ
    ップと、シミュレーションの前に上記ホスト・コンピュ
    ータによって上記シミュレーション・プロセサを初期化
    するステップと、シミュレーションの後に解析するため
    に、上記シミュレーション・プロセサから上記ホスト・
    コンピュータへ結果を送信するステップとを含む、ロジ
    ック・シミュレーションの並列処理方法。
20. 【請求項２０】ロジック・シミュレーションを並列に実
    行するために相互に接続されたＮ個のシミュレーション
    ・プロセサを含むロジック・シミュレーション・マシン
    による、シミュレーション対象のモデルのコンパイル方
    法であって、Ｎが１、２、４、８、１６、またはＭより
    成るグループから選択されるとき、Ｍが該グループの最
    大数、Ｍ＝２ⁿ であり、ｎが整数のとき、シミュレーシ
    ョンの前に上記シミュレーション・プロセサにロードさ
    れる命令リストにおいて、ブロック記述命令が第１シミ
    ュレーション・プロセサから始まり、Ｍ番目のプロセサ
    に進み、該第１シミュレーション・プロセサに戻ってこ
    のシーケンスが再び繰り返され、上記モデルのブロック
    記述命令を該シミュレーション・プロセサの各々に割り
    当てるステップと、Ｍ個１組の同一制御命令を、上記命
    令リストのｋ × Ｍ（ｋは整数）から始まるロケーシ
    ョンに挿入するステップとを含む、モデルのコンパイル
    方法。