JPS6141017B2 - - Google Patents
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- JPS6141017B2 JPS6141017B2 JP56111901A JP11190181A JPS6141017B2 JP S6141017 B2 JPS6141017 B2 JP S6141017B2 JP 56111901 A JP56111901 A JP 56111901A JP 11190181 A JP11190181 A JP 11190181A JP S6141017 B2 JPS6141017 B2 JP S6141017B2
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- 238000004088 simulation Methods 0.000 claims description 9
- 238000004364 calculation method Methods 0.000 description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000006399 behavior Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は論理シミユレーシヨン用データ処理装
置に関する。
置に関する。
論理シミユレータは、第１図に示したように論
理回路の記述（ゲートの種類、各称、それらの間
の接続関係、デイレイ値等）を入力とし、ゲート
の出力等に現れる値の時間的変化を、ソフトウエ
ア的に模擬するものである。第１図において、I1
〜４は入力端子、G1はANDゲート、G2，３はOR
ゲート、C1，２は出力端子で、△１〜３は各ゲ
ート入力が変化してから出力が変化する迄のデイ
レイ時間を表わす。シミユレータはこれらの情報
から、通常は、汎用計算機の主記憶上に第２図に
示したような各種の表を作りあげ、この表を解
釈・実行することにより、回路動作を模擬する
（テーブル駆動型シミユレータ）。エレメント表１
には、回路内の端子やゲート（以下エレメントと
呼ぶ）に対応して一つのエントリが作成される。
エレメント名１１は端子やゲート名、タイプ１２
はエレメントの種類（ANDやOR等）を示す。状
態１３は、エレメントの持つ現在値を記憶する。
入力数１４はこのエレメントの入力が何本である
かを表わし、その値は入力値ポインタ１５の指す
入力値表２のエントリから連続した部分に格納さ
れる。出力数１６はこのエレメントの出力が接続
されているエレメントの数を示し、出力表３の出
力ポインタ１７で指されるエントリから連続した
部分にその接続先のエレメント番号３１とそのエ
レメントの入力の何番目かを信す信号番号３２が
格納されている。イベント表４には、エレメント
の状態が変化するスイツチング時刻４１、そのエ
レメントのエレメント表での位置を示すエレメン
ト・ポインタ４２、および新状態値４３が登録さ
れている。シミユレーシヨンは、以下のように行
われる。イベント表４のエントリのうちそのスイ
ツチング時刻４１が現時刻に等しいものに対し
て、以下の処理が行われる。まず、エレメント・
ポインタ４２の指すエレメント表１の出力数１６
と出力ポインタ１７が取り出されるものととも
に、状態１３の値が新状態値４３に書き換えられ
る。次に、出力表３から出力ポインタ１７のさす
エントリから始まる出力数１６だけのエントリが
取り出され、各エントリに対して、以下の処理が
行われる。まず、出力エレメント番号３１を用い
てエレメント表１のエントリを参照し、入力値ポ
インタ１５を取り出し、信号番号３２を加算し
て、入力値表２の該当するエントリを新状態値４
３で書き換えるとともに、フラグ１９をセツトし
てやる。このフラグは、エントリの入力値が少な
くとも１つ変化したことを示すもので、その出力
状態が変化する可能性があることを意味してい
る。以上の処理がイベント表に登録されているエ
ントリに対して行われたあと、エレメント表１の
フラグ１９がセツトされているエントリに対し
て、入力数１４と入力値ポインタ１５を用いて、
入力値表２から全ての入力値を取り出し、タイプ
１２で決定される演算を実行し、状態１３の値と
異なるならば、現時刻にデイレイ値１８を加えた
時刻をスイツチング時刻としてイベント表４に登
録する。
理回路の記述（ゲートの種類、各称、それらの間
の接続関係、デイレイ値等）を入力とし、ゲート
の出力等に現れる値の時間的変化を、ソフトウエ
ア的に模擬するものである。第１図において、I1
〜４は入力端子、G1はANDゲート、G2，３はOR
ゲート、C1，２は出力端子で、△１〜３は各ゲ
ート入力が変化してから出力が変化する迄のデイ
レイ時間を表わす。シミユレータはこれらの情報
から、通常は、汎用計算機の主記憶上に第２図に
示したような各種の表を作りあげ、この表を解
釈・実行することにより、回路動作を模擬する
（テーブル駆動型シミユレータ）。エレメント表１
には、回路内の端子やゲート（以下エレメントと
呼ぶ）に対応して一つのエントリが作成される。
エレメント名１１は端子やゲート名、タイプ１２
はエレメントの種類（ANDやOR等）を示す。状
態１３は、エレメントの持つ現在値を記憶する。
入力数１４はこのエレメントの入力が何本である
かを表わし、その値は入力値ポインタ１５の指す
入力値表２のエントリから連続した部分に格納さ
れる。出力数１６はこのエレメントの出力が接続
されているエレメントの数を示し、出力表３の出
力ポインタ１７で指されるエントリから連続した
部分にその接続先のエレメント番号３１とそのエ
レメントの入力の何番目かを信す信号番号３２が
格納されている。イベント表４には、エレメント
の状態が変化するスイツチング時刻４１、そのエ
レメントのエレメント表での位置を示すエレメン
ト・ポインタ４２、および新状態値４３が登録さ
れている。シミユレーシヨンは、以下のように行
われる。イベント表４のエントリのうちそのスイ
ツチング時刻４１が現時刻に等しいものに対し
て、以下の処理が行われる。まず、エレメント・
ポインタ４２の指すエレメント表１の出力数１６
と出力ポインタ１７が取り出されるものととも
に、状態１３の値が新状態値４３に書き換えられ
る。次に、出力表３から出力ポインタ１７のさす
エントリから始まる出力数１６だけのエントリが
取り出され、各エントリに対して、以下の処理が
行われる。まず、出力エレメント番号３１を用い
てエレメント表１のエントリを参照し、入力値ポ
インタ１５を取り出し、信号番号３２を加算し
て、入力値表２の該当するエントリを新状態値４
３で書き換えるとともに、フラグ１９をセツトし
てやる。このフラグは、エントリの入力値が少な
くとも１つ変化したことを示すもので、その出力
状態が変化する可能性があることを意味してい
る。以上の処理がイベント表に登録されているエ
ントリに対して行われたあと、エレメント表１の
フラグ１９がセツトされているエントリに対し
て、入力数１４と入力値ポインタ１５を用いて、
入力値表２から全ての入力値を取り出し、タイプ
１２で決定される演算を実行し、状態１３の値と
異なるならば、現時刻にデイレイ値１８を加えた
時刻をスイツチング時刻としてイベント表４に登
録する。
以上の処理により、１単位時間の経過による回
路の動作が模擬されることになる。したがつて、
上記の処理を、時刻を更新しながら行えば、回路
動作の時間的振る舞いを調べることができる。
路の動作が模擬されることになる。したがつて、
上記の処理を、時刻を更新しながら行えば、回路
動作の時間的振る舞いを調べることができる。
以上の処理は汎用計算機上で実現されるが、数
10万ゲートの規模の回路を同時に模擬するために
は、非常に大きな表を主記憶上に格納せねばなら
ない。そして上の説明から分かるようにこれらの
表の参照等が処理の大部分を占めており、またそ
の参照場所もほとんどランダムで、大型機で採用
されているようなキヤツシユの効果も余り期待で
きない。
10万ゲートの規模の回路を同時に模擬するために
は、非常に大きな表を主記憶上に格納せねばなら
ない。そして上の説明から分かるようにこれらの
表の参照等が処理の大部分を占めており、またそ
の参照場所もほとんどランダムで、大型機で採用
されているようなキヤツシユの効果も余り期待で
きない。
本発明は、このような点に鑑み、論理シミユレ
ーシヨンの処理に適した構成をもつデータ処理装
置を与えることを目的としている。以下、図面を
用いて本発明を説明する。
ーシヨンの処理に適した構成をもつデータ処理装
置を与えることを目的としている。以下、図面を
用いて本発明を説明する。
第３図は、本発明によるデータ処理装置の一実
施例の構成を示す。制御部５は、装置全体の処理
過程を制御する。イベント部６は第２図のイベン
ト表４に対応したデータが格納され、状態部７に
必要に応じて送られる。状態部７は、第２図のエ
レメント表１、入力値表２、出力表３に相当する
データが格納される。演算部８は複数の演算ユニ
ツトからなり、エレメントの新状態値の決定を並
列に実行し、その結果をイベント部６に送る。
施例の構成を示す。制御部５は、装置全体の処理
過程を制御する。イベント部６は第２図のイベン
ト表４に対応したデータが格納され、状態部７に
必要に応じて送られる。状態部７は、第２図のエ
レメント表１、入力値表２、出力表３に相当する
データが格納される。演算部８は複数の演算ユニ
ツトからなり、エレメントの新状態値の決定を並
列に実行し、その結果をイベント部６に送る。
本処理装置は、イベント部に登録されているエ
ントリのうち現時刻のものを状態部に送り、状態
部内の状態値を更新し、新しい状態を取り得るエ
レメントを決定するサイクル（サイクル１）と新
しい状態を演算し、イベント部に格納するサイク
ル（サイクル２）の２サイクルを交互に繰り返し
て、処理を進める。
ントリのうち現時刻のものを状態部に送り、状態
部内の状態値を更新し、新しい状態を取り得るエ
レメントを決定するサイクル（サイクル１）と新
しい状態を演算し、イベント部に格納するサイク
ル（サイクル２）の２サイクルを交互に繰り返し
て、処理を進める。
以下に、各部の構成と動作の詳細を説明する。
第４図は、イベント部を示すもので、サイクル１
では、制御部５から送られてくる現時刻６１とイ
ベント記憶部６２の各エントリのスイツチング時
刻６２１とを比較し、一致すればエレメント・ポ
インタ６２２と新状態値６２３とを転送回路６３
により状態部７へ送る。一方、サイクル２では、
イベント書き込み回路６４により、演算部８から
送られてくるデータをイベント記憶部６２に書き
込む。
第４図は、イベント部を示すもので、サイクル１
では、制御部５から送られてくる現時刻６１とイ
ベント記憶部６２の各エントリのスイツチング時
刻６２１とを比較し、一致すればエレメント・ポ
インタ６２２と新状態値６２３とを転送回路６３
により状態部７へ送る。一方、サイクル２では、
イベント書き込み回路６４により、演算部８から
送られてくるデータをイベント記憶部６２に書き
込む。
第５図は、状態部を示している。入力バツフア
７１にイベント部６から送られてくる情報を格納
しておく。入力バツフア内の各エントリに対し以
下の処理が行われる。エレメント・ポインタの指
すエレメント記憶部７２のエントリが読み出され
出力数７２５と出力ポインタ７２６が得られる。
次に、出力ポインタ７２６を用いて出力記憶部７
３の内容を読み出す。この時、読み出されるエン
トリの数は複数個で、エレメントに接続され得る
最大数（通常数10個）である。これはバツフア１
に格納される。ついで、バツフア１７４の各エン
トリに対して、出力エレメント・ポインタ７３１
の指すエレメント記憶部７２のエントリとフラグ
部７４を読み出す。この時、もしフラグがセツト
されていなければ、フラグをセツトするととも
に、エレメント・ポインタ・スタツク７５に出力
エレメント・ポインタ７３１を格納する。もし、
フラグがセツトされていれば、既にエレメント・
ポインタ・スタツクに格納済のエレメントなの
で、何もしない。以上の処理と同時に、入力値ポ
インタ７２４と信号番号７３２を加算した値の指
す入力値記憶部７６のエントリに新状態値７１２
を書き込む。第６図に以上の処理の時間的経過を
示した。なお、このように記憶部分を複数個に分
割したため処理は図示のようなパイプライン処理
により高速化が可能となる。また、フラグ部７４
には他の部分より２倍以上速い高速記憶を使用す
る。上記の処理をイベント部６から送られてきた
全ての情報に対して実行すると、エレメント・ポ
インタ・スタツク７には、その状態が変化する可
能性のあるエレメントが格納されている。次に、
エレメント・ポインタ・スタツク７５の全てのエ
レメントに対して、以下の処理を行う。まず、エ
レメント記憶部のエントリを読み出し、入力数７
２３と入力値ポインタ７２４を求める。次に、入
力値ポインタ７２４の指すエントリから始まる複
数個の入力値を入力値記憶部７６からバツフア
７７に読み出す（読み出す個数はエレメントの入
力数の最大数であればよい−通常数10個）。この
入力値は、タイプ７２１、状態値７２２、デイレ
イ７２７、エレメント・ポインタとともに演算パ
ケツト作成送出回路７８に送られる。以上の処理
も本発明のように記憶部分を分割したため第７図
に示したパイプライン処理により高速に実行でき
る。この時作成される演算バケツトを第８図に示
す。
７１にイベント部６から送られてくる情報を格納
しておく。入力バツフア内の各エントリに対し以
下の処理が行われる。エレメント・ポインタの指
すエレメント記憶部７２のエントリが読み出され
出力数７２５と出力ポインタ７２６が得られる。
次に、出力ポインタ７２６を用いて出力記憶部７
３の内容を読み出す。この時、読み出されるエン
トリの数は複数個で、エレメントに接続され得る
最大数（通常数10個）である。これはバツフア１
に格納される。ついで、バツフア１７４の各エン
トリに対して、出力エレメント・ポインタ７３１
の指すエレメント記憶部７２のエントリとフラグ
部７４を読み出す。この時、もしフラグがセツト
されていなければ、フラグをセツトするととも
に、エレメント・ポインタ・スタツク７５に出力
エレメント・ポインタ７３１を格納する。もし、
フラグがセツトされていれば、既にエレメント・
ポインタ・スタツクに格納済のエレメントなの
で、何もしない。以上の処理と同時に、入力値ポ
インタ７２４と信号番号７３２を加算した値の指
す入力値記憶部７６のエントリに新状態値７１２
を書き込む。第６図に以上の処理の時間的経過を
示した。なお、このように記憶部分を複数個に分
割したため処理は図示のようなパイプライン処理
により高速化が可能となる。また、フラグ部７４
には他の部分より２倍以上速い高速記憶を使用す
る。上記の処理をイベント部６から送られてきた
全ての情報に対して実行すると、エレメント・ポ
インタ・スタツク７には、その状態が変化する可
能性のあるエレメントが格納されている。次に、
エレメント・ポインタ・スタツク７５の全てのエ
レメントに対して、以下の処理を行う。まず、エ
レメント記憶部のエントリを読み出し、入力数７
２３と入力値ポインタ７２４を求める。次に、入
力値ポインタ７２４の指すエントリから始まる複
数個の入力値を入力値記憶部７６からバツフア
７７に読み出す（読み出す個数はエレメントの入
力数の最大数であればよい−通常数10個）。この
入力値は、タイプ７２１、状態値７２２、デイレ
イ７２７、エレメント・ポインタとともに演算パ
ケツト作成送出回路７８に送られる。以上の処理
も本発明のように記憶部分を分割したため第７図
に示したパイプライン処理により高速に実行でき
る。この時作成される演算バケツトを第８図に示
す。
第９図は、演算部の構成を示す。複数の演算ユ
ニツトからなり、状態部からは、空いている演算
ユニツトに第８図の演算バケツトが送られてく
る。各演算ユニツトは、タイプＡ１を調べどのよ
うな演算を行えばよいかを決定し、入力値Ａ５を
用いて、新しい状態値を求める。もしこの値が状
態値Ａ３と異なれば、デイレイ値Ａ４後の時刻を
スイツチング時刻として、第１０図に示したイベ
ント・パケツトをイベント部に送る。第１０図の
エレメント・ポインタ３２は演算パケツトのＡ
１、新状態値Ｂ３は演算ユニツトで計算された値
である。なお、状態部７はエレメント・ポイン
タ・スタツク７５に格納されているエレメントの
数をイベント部６に通知しておき、イベント部６
が全エレメントの処理の終了を知ることができる
ようにする。したがつて、たとえ状態値Ａ３の値
が変化しなくても、イベント・パケツトを送出し
なければならないが、このためにフラグＢ４を設
けて、有効なパケツトか否かを判定できるように
する。
ニツトからなり、状態部からは、空いている演算
ユニツトに第８図の演算バケツトが送られてく
る。各演算ユニツトは、タイプＡ１を調べどのよ
うな演算を行えばよいかを決定し、入力値Ａ５を
用いて、新しい状態値を求める。もしこの値が状
態値Ａ３と異なれば、デイレイ値Ａ４後の時刻を
スイツチング時刻として、第１０図に示したイベ
ント・パケツトをイベント部に送る。第１０図の
エレメント・ポインタ３２は演算パケツトのＡ
１、新状態値Ｂ３は演算ユニツトで計算された値
である。なお、状態部７はエレメント・ポイン
タ・スタツク７５に格納されているエレメントの
数をイベント部６に通知しておき、イベント部６
が全エレメントの処理の終了を知ることができる
ようにする。したがつて、たとえ状態値Ａ３の値
が変化しなくても、イベント・パケツトを送出し
なければならないが、このためにフラグＢ４を設
けて、有効なパケツトか否かを判定できるように
する。
制御部５は、シミユレーシヨン時刻の更新や周
期的イベントの発生等を行うとともに、各部分の
起動や各部分からの動作状況等の情報を受けと
り、装置全体の管理を行う。
期的イベントの発生等を行うとともに、各部分の
起動や各部分からの動作状況等の情報を受けと
り、装置全体の管理を行う。
以上説明したように、本発明によれば、論理シ
ミユレーシヨンの実行に適したデータ処理装置が
提供されるので、シミユレーシヨンの高速化が実
現される。
ミユレーシヨンの実行に適したデータ処理装置が
提供されるので、シミユレーシヨンの高速化が実
現される。
第１図は、論理回路の一例を示す図、第２図
は、論理シミユレータの動作を説明するための
図、第３図は、本発明によるデータ処理装置の一
実施例を示すブロツク図、第４図は、第３図のイ
ベント部を示す図、第５図は、第３図の状態部を
示す図、第６図および第７図は本発明の装置の動
作を示すタイムチヤート、第８図は、演算パケツ
トを示す図、第９図は、第３図の演算部を示す
図、第１０図は、イベント・パケツトを示す図で
ある。 ５：制御部、６：イベント部、７：状態部、
８：演算部、７２：エレメント記憶部。
は、論理シミユレータの動作を説明するための
図、第３図は、本発明によるデータ処理装置の一
実施例を示すブロツク図、第４図は、第３図のイ
ベント部を示す図、第５図は、第３図の状態部を
示す図、第６図および第７図は本発明の装置の動
作を示すタイムチヤート、第８図は、演算パケツ
トを示す図、第９図は、第３図の演算部を示す
図、第１０図は、イベント・パケツトを示す図で
ある。 ５：制御部、６：イベント部、７：状態部、
８：演算部、７２：エレメント記憶部。
Claims (1)
- １ 論理シミユレーシヨンの実行にともない発生
するイベントを格納するイベント部、論理回路の
接続情報と回路状態を記憶する状態部、回路エレ
メントの有する論理演算を実行する演算部および
上記各部分を制御する制御部を有する論理シミユ
レーシヨン用データ処理装置において、状態部
は、パイプライン処理が可能のように複数の記憶
ブロツクから構成され、演算部は、並列処理が可
能なように、複数個の演算ユニツトから構成され
ることを特徴とする論理シミユレーシヨン用デー
タ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111901A JPS5814257A (ja) | 1981-07-17 | 1981-07-17 | 論理シミユレ−シヨン用デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111901A JPS5814257A (ja) | 1981-07-17 | 1981-07-17 | 論理シミユレ−シヨン用デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814257A JPS5814257A (ja) | 1983-01-27 |
| JPS6141017B2 true JPS6141017B2 (ja) | 1986-09-12 |
Family
ID=14572963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111901A Granted JPS5814257A (ja) | 1981-07-17 | 1981-07-17 | 論理シミユレ−シヨン用デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814257A (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS607531A (ja) * | 1983-06-25 | 1985-01-16 | Fujitsu Ltd | 論理シミユレ−シヨン装置 |
| JPS6091455A (ja) * | 1983-10-24 | 1985-05-22 | Fujitsu Ltd | 論理回路のシミユレ−シヨン方式 |
| JP2508620B2 (ja) * | 1984-02-20 | 1996-06-19 | 株式会社日立製作所 | 論理回路シミュレ―ション装置 |
| JPS61215830A (ja) * | 1985-03-19 | 1986-09-25 | Daikin Mfg Co Ltd | ダイナミツクダンパ−付きフライホイ−ル |
| GB2186663B (en) * | 1986-02-18 | 1989-11-01 | Daikin Mfg Co Ltd | Flywheel assembly |
| US4848183A (en) * | 1987-02-17 | 1989-07-18 | Simpson Industries, Inc. | Camshaft damper |
| JPS643749A (en) * | 1987-06-26 | 1989-01-09 | Matsushita Electric Ind Co Ltd | Logical simulation processor |
| FR2646487B1 (fr) * | 1989-04-28 | 1994-04-22 | Valeo | Dispositif amortisseur de torsion a amortisseur dynamique de vibrations, notamment pour vehicules automobiles |
| JPH0488564A (ja) * | 1990-08-01 | 1992-03-23 | Nishimura Giken:Kk | 集積回路用検証装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567167A (en) * | 1979-06-29 | 1981-01-24 | Ibm | Parallel calculation system |
-
1981
- 1981-07-17 JP JP56111901A patent/JPS5814257A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS567167A (en) * | 1979-06-29 | 1981-01-24 | Ibm | Parallel calculation system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5814257A (ja) | 1983-01-27 |
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