JPS6349853A - 論理シミユレ−シヨン処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 遅延素子を含む回路の単位遅延性論理シミュレーション
の改良した処理方式である。

遅延特性を実現する仮想回路を単位遅延時間の素子で構
成して、遅延素子を置換してシミュレーションする。仮
想回路は遅延時間を計数するカウンタ部と、計数値と入
出力信号の状態から出力信号を決定する出力評価部から
なる。

この方式により、遅延素子を含む回路の論理シミュレー
ションに、単位遅延法を適用することが容易にできるよ
うになる。

〔産業上の利用分野〕

本発明は、計算機における、遅延素子を含む回路の単位
遅延性論理シミュレーションの処理方式回路の論理シミ
ュレーションにおける単位遅延法は、比較的簡便な方法
であるので、特に大規模回路のシミュレーションの場合
には、実用上の処理時間の要求からしばしば使用されて
いる。

〔従来の技術〕

回路の論理シミュレーションは、公知のように、所与の
回路を構成する各素子について、外部又は他の素子の出
ノｊ信号として与えられる入力信号の状態から、その素
子の特性として所定の出力信号を決定する処理を時間を
追って実行することにより、回路の各時刻における信号
状態を求める処理によって構成される。

その場合、入力信号及び出力信号の状態としては、−ｉ
に例えば°０“、“１゛、及び不確定（°Ｘ°とする）
の信号状態が用いられる。

こ＼で論理シミュレーションの単位遅延法とは、原則と
してすべての素子の入力信号に対する出力信号の応答の
遅延が、一定の単位時間であると仮定して処理するもの
である。

そのように考えてよい素子のみからなる回路の場合には
、単純に単位時間ごとをサンプル点として、すべての素
子が前サンプル点の入力信号の状態に応答した出力信号
を出力するものとして処理すればよいので、処理が比較
的単純化される。

しかし、メモリ素子等のように、遅延時間が他の論理ゲ
ート素子等とオーダにおいて異なるような場合には、前
記のような単位遅延モデルに含めることはできず、少な
くともその部分については、別にタイミングを考慮した
シミュレーションを行わなければならない。

タイミングの要素を取り入れた論理シミュレーションと
して、例えばいわゆるタイムホイール法がある。

タイムホイール法では、回路のすべての素子に個々に遅
延時間を設定し、又第３図に概念的に示すように、例え
ば現在から最大の遅延時間までの時刻の欄を持つ、環状
の時刻表を構成するタイムホイール１を設ける。

この構成で、例えば現在時刻の素子Ｃの状態を評価して
、出力の信号状態の変化が単位時間τを単位として４τ
後であると、タイムホイール１の現在から＋４の欄２に
素子Ｃに関する情報を登録する。

こうして、現在時刻の欄に登録されていた素子に基づく
、所要の素子の評価処理を終わり、それぞれの素子の情
報を、それらの遅延特性に応じて、＋１以後の該当欄に
登録し終わると、＋１の時刻の欄に進み、これを現在時
刻として同様の評価処理を行う。

〔発明が解決しようとする問題点〕

遅延素子を含む回路の論理シミュレーションを、タイム
ホイール法で行うと、前記の説明から明らかなように、
すべての素子をタイムホイールの何れかの欄に登録する
必要がある。

このために、このタイムホイールを実現する記憶容量は
比較的大きくなり、特に回路が大規模になると、記憶容
量及び処理時間の点から実現困難な場合を生じるという
問題がある。

〔問題点を解決するための手段〕

第１図は、本発明の構成を示すブロック図である。

図の１０は仮想回路、仮偲回路１０の１１はカウンタ部
、１２は出力評価部である。

〔作　用〕

シミュレーション対象の回路の各遅延素子に対応して、
各１組の仮想回路１０が設けられる。

仮想回路１０は、原遅延素子の入出力に対応する入力信
号及び出力信号の信号線１３．１４を持つ。

仮想回路１０を構成するカウンタ部１１は、入力信号の
変化状態と出力信号等の状態によって計数動作を制御さ
れるカウンタを持ち、計数時には単位時間ごとに計数値
を＋１する。

出力評価部１２は、入力信号、出力信号の状態及びカウ
ンタ部１１の計数値出力を参照して出力信号値を決定す
る論理を構成する。

この仮想回路１０で原遅延素子を置換し、その回路につ
いて単位遅延法による論理シミュレーションを実行する
。

この方式により、遅延素子を含む回路の論理シミュレー
ションに、単位遅延法をそのま＼適用することができる
。

〔実施例〕

第１図の仮想回路１０において、カウンタ部１１はカウ
ンタ回路１５、リセット論理回路１６、フリ・ノブフロ
ップ回路１７によって構成される。

カウンタ回路１５は、リセット論理回路１６の出力であ
る信号線２０のリセット信号が１゛になったとき計数値
Ｏにリセットされ、リセット信号が“０゛の間、毎単位
遅延時間に計数値を増加し、例えば１５まで計数するカ
ウンタとし、計数値出力４ビ・ノドを信号線２１で出力
評価部１２に入力する。

フリップフロップ回路１７は、信号線１３からの入力信
号を１単位遅延時間保持し、従ってその出力である信号
線２２の信号は、１単位遅延時間前の入力信号の値であ
る遅延入力信号である。

リセット論理回路１６は入力信号、出力信号及び遅延入
力信号を入力として、第１表の論理によりカウンタ回路
１５をリセットする信号を信号線２０に発生するように
構成される。

第１表 出力評価部１２は、入力信号、出力信号と、前記の制御
によるカウンタ回路１５の計数値出力を入力として、第
２表の論理によって新出力信号の値を決定するように構
成された論理回路である。

こ＼で、表中に計数値の参照値として示すａ、ｂ、ｃ、
ｄは、仮想回路１０によって置換される遅延素子の遅延
特性に従って、それぞれ次に示す遅延時間に対応する計
数値として設定する値を表すものとする。

ａ：出力信号°０゛　−“１゛の最小遅延時間ｂ：出力
信号°０′−“１゛の最大遅延時間Ｃ：出力信号’１’
　−’Ｏ”の最小遅延時間ｄ：出力信号°１°−°０°
の最大遅延時間第２表 第２図は遅延素子の信号変化タイミングの一例を説明す
る図である。

この例の遅延素子の遅延特性は、遅延時間値がそれぞれ
ａ＝５、ｂ＝１０、ｃ＝３、ｄ＝１５に３Ｈ当し、且つ
いわゆる慣性を持つ素子とする。

第２図の（ａ）は信号が“０°から１″に変化する場合
を示し、３０で示すタイミングに人力信号が０゜から“
１゛に変化すると、第１表の論理でその次のタイミング
からりセント信号が０゛　になるので、カウンタ回路１
５の計数が進み、最小遅延時間に該当して計数値が５に
なると、第２表の論理によって、出力信号を“Ｘ”にす
る。

最大遅延時間に該当して計数値が１０になるまでこの状
態が続き、そこで出力信号が“１゛に確定する。その後
は入力信号と出力信号が同値になるためにリセット論理
回路１６のりセント信号が“１゛になって、カウンタ回
路１５をリセットする。

（ｂ）は信号が°１゛から“０゛に変化する場合を示し
、前記の（ａ）の場合と同様の過程で、入力信号が変化
した後、計数値が３になって出力信号が“Ｘ“になり、
計数値が１５になって°０″に確定する。

（Ｃ）は入力信号が０゛から“１°に変化した後、出力
信号が確定しない間に入力信号が０゛に復旧する場合の
例である。

この場合、（８１の場合と同様にして、計数値が５にな
って、出力信号がＸ′になる。

しかし、計数値が１０になる前に入）ｊ信号が°０゛に
戻ると、こ＼で第１表の論理によりカウンタ回路１５が
一旦リセットされて、次に改めて計数が始まる。

その結果、第２表の論理によって、計数値がｄの（Ｉ！
１５に達するまで、出力信号にはＸ゛が保持され、こ＼
で元の信号値゛Ｏ゛　に復旧する。即ち、遅延特性に慣
性があるために入力信号の変化に追随しない場合の遅延
素子の振舞を実現することができる。

以上に説明したように、仮想回路１０は遅延素子の動作
を代行することができるので、遅延素子を含む回路の遅
延素子を仮想回路１０で置換することができ、このよう
に置換した回路では、該回路の論理シミュレーションを
単位遅延法によって行うことができる。

〔発明の効果〕

以上の説明から明らかなように、本発明によれば、遅延
素子を含む回路の論理シミュレーションを単位遅延法に
よって行うことができるので、特に大規模回路の論理シ
ミュレーションの経済性を改善するという著しい工業的
効果がある。

【図面の簡単な説明】

第１図は本発明の構成を示すブロック図、第２図は遅延
素子の信号タイミング説明図、第３図はタイムホイール
法の説明図である。 図において、 １はタイムホイール、　２は欄、 １０は仮想回路、　　　　１１はカウンク部、１２は出
力評価部、 １３．１４．２０．２１．２２は信号線、１５はカウン
タ回路、　　１６はリセット論理回路、１７はフリップ
フロップ回路 本発明の構成を示すブロック図 第１図 出力　　　　’Ｏ”Ｘ”１゜ 遅延素子の信月タイミング説明図 第２図 タイムホイール法の説明図 第３図

Claims (1)

1. 【特許請求の範囲】 任意の遅延特性を有する遅延素子を含む回路の論理シミ
   ュレーションに際し、 単位遅延時間を有する素子よりなり、１入力信号及び１
   出力信号を有する仮想回路（１０）を、該遅延素子に対
   応して設け、 該仮想回路（１０）を、該入力信号及び出力信号の所定
   の状態に応じて計数動作を制御され、該遅延特性により
   定まる単位遅延時間の整数倍の遅延時間を計数するカウ
   ンタ部（１１）と、 該計数値と該入力信号及び出力信号の所定の状態に応じ
   て、該出力信号を所定の状態に設定する出力評価部（１
   ２）とにより構成し、 該仮想回路（１０）によって該遅延素子を置換してなる
   回路について単位遅延法による論理シミュレーションを
   実行するように構成されていることを特徴とする論理シ
   ミュレーション処理方式。