JPH0122652B2 - - Google Patents
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- Publication number
- JPH0122652B2 JPH0122652B2 JP16284384A JP16284384A JPH0122652B2 JP H0122652 B2 JPH0122652 B2 JP H0122652B2 JP 16284384 A JP16284384 A JP 16284384A JP 16284384 A JP16284384 A JP 16284384A JP H0122652 B2 JPH0122652 B2 JP H0122652B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- input
- gate
- circuit
- simulated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000015654 memory Effects 0.000 claims description 76
- 230000006870 function Effects 0.000 claims description 30
- 238000004088 simulation Methods 0.000 claims description 3
- 238000004364 calculation method Methods 0.000 description 26
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はLSIなどの論理シミユレーシヨンに使
用する論理シミユレータに関するものである。
用する論理シミユレータに関するものである。
従来、ハードウエアを用いて論理シミユレーシ
ヨンを行なう場合、メモリーに演算結果を記憶し
ておき入力値に応じて演算結果を取り出して模擬
対象回路の機能を擬似することが行なわれてい
て、この場合ｎ入力であれば2nのメモリーが必要
であつた。このように従来の論理シミユレータは
大量のメモリーを必要とするという欠点があつ
た。
ヨンを行なう場合、メモリーに演算結果を記憶し
ておき入力値に応じて演算結果を取り出して模擬
対象回路の機能を擬似することが行なわれてい
て、この場合ｎ入力であれば2nのメモリーが必要
であつた。このように従来の論理シミユレータは
大量のメモリーを必要とするという欠点があつ
た。
本発明はこのような点に鑑みてなされたもので
あり、その目的とするところは、従来の論理シミ
ユレータよりも少ないメモリー量で回路の模擬を
行なえる論理シミユレータを提供することにあ
る。
あり、その目的とするところは、従来の論理シミ
ユレータよりも少ないメモリー量で回路の模擬を
行なえる論理シミユレータを提供することにあ
る。
このような目的を達成するために本発明は、模
擬対象回路のゲートの論理状態値、ゲート間の接
続情報、ゲートの機能情報をメモリーに記憶する
ことにより記憶すべき演算結果を大幅に減少せし
めるようにしたものである。
擬対象回路のゲートの論理状態値、ゲート間の接
続情報、ゲートの機能情報をメモリーに記憶する
ことにより記憶すべき演算結果を大幅に減少せし
めるようにしたものである。
本発明を実施例に基づき詳細に説明する。第１
図に本発明に係わる装置の一実施例を示す。第１
図において、１は外部より入力された模擬対象回
路のゲート間の接続情報（以下単に「接続情報」
という）とゲートの機能情報とをロードするため
のロード回路、２は外部より入力された入力値を
記憶し出力するとともに模擬対象回路のゲートの
論理状態値を記憶する入力メモリー、３はロード
回路１によりロードされた接続情報を入力メモリ
ー２における各ゲートの占める位置に対応させた
ビツト列としてゲート対毎に全ゲート分記憶する
接続メモリー、４はロード回路１によりロードさ
れた機能情報を記憶する機能メモリー、５は接続
情報、機能情報、入力値により１ゲートずつの演
算を行なう論理部、６は論理部５の演算結果を蓄
積するバツフア、ａ〜ｉは信号線である。
図に本発明に係わる装置の一実施例を示す。第１
図において、１は外部より入力された模擬対象回
路のゲート間の接続情報（以下単に「接続情報」
という）とゲートの機能情報とをロードするため
のロード回路、２は外部より入力された入力値を
記憶し出力するとともに模擬対象回路のゲートの
論理状態値を記憶する入力メモリー、３はロード
回路１によりロードされた接続情報を入力メモリ
ー２における各ゲートの占める位置に対応させた
ビツト列としてゲート対毎に全ゲート分記憶する
接続メモリー、４はロード回路１によりロードさ
れた機能情報を記憶する機能メモリー、５は接続
情報、機能情報、入力値により１ゲートずつの演
算を行なう論理部、６は論理部５の演算結果を蓄
積するバツフア、ａ〜ｉは信号線である。
次にこのように構成された装置の動作について
説明する。ロード回路１は、外部から信号線ａを
経て入力された模擬対象回路の接続情報、機能情
報を信号線ｃを経て接続メモリー３、機能メモリ
ー４にロードする。入力メモリー２は信号線ｂよ
り入力された入力値を記憶し信号線ｆを経て論理
部５へ送出する。論理部５は入力値、接続情報、
機能情報を入力して１ゲートずつの演算を行な
い、その結果をバツフア６へ蓄積する。模擬対象
回路の最初のレベルのゲートの演算が全て終了し
たら、バツフア６の内容を信号線ｈを経て入力メ
モリー２へ送る。そして次のレベルの演算を行な
う。これを繰り返すことにより最後のレベルの演
算が終了したら、バツフア６の内容を演算結果と
して出力する。また入力メモリー２には、模擬対
象回路のゲートの論理状態値が記憶される。この
ようにして入力値に対する演算結果が得られる。
説明する。ロード回路１は、外部から信号線ａを
経て入力された模擬対象回路の接続情報、機能情
報を信号線ｃを経て接続メモリー３、機能メモリ
ー４にロードする。入力メモリー２は信号線ｂよ
り入力された入力値を記憶し信号線ｆを経て論理
部５へ送出する。論理部５は入力値、接続情報、
機能情報を入力して１ゲートずつの演算を行な
い、その結果をバツフア６へ蓄積する。模擬対象
回路の最初のレベルのゲートの演算が全て終了し
たら、バツフア６の内容を信号線ｈを経て入力メ
モリー２へ送る。そして次のレベルの演算を行な
う。これを繰り返すことにより最後のレベルの演
算が終了したら、バツフア６の内容を演算結果と
して出力する。また入力メモリー２には、模擬対
象回路のゲートの論理状態値が記憶される。この
ようにして入力値に対する演算結果が得られる。
次に第２図を用いて本装置による演算の方法に
ついて説明する。第２図において、Ａ１，Ａ２，
Ａ３，………，Ｂ１，Ｂ２，………はゲート、Ｔ
１，Ｔ２，Ｔ３，………は入力端子である。模擬
対象回路の入力からのレベルづけを行なうと入力
値のみを入力しているゲートＡ１，Ａ２，Ａ３，
………はレベル１となり、レベル１のゲートの出
力のみを入力しているゲートＢ１，Ｂ２，………
はレベル２となる。レベル２にあるゲートＢ１に
ついての接続メモリー２の内容はレベル１の全ゲ
ートに対して１ビツトを割り当てることにより作
成する。つまりゲートＢ１はゲートＡ１，Ａ２の
み入力しているので、Ａ１，Ａ２に相当するビツ
ト位置の値を「０」にして他は「１」にする。こ
のようにしてゲートＢ１の接続メモリーを作成す
る。ゲートＢ１の演算時には、レベル１の全ての
ゲートの出力値と接続メモリー２の値との各々の
間で演算を行ない、接続のある入力値の値はその
ままとし、接続のないゲートの入力値は入力値に
関係なくゲートＢ１の演算に影響を与えない値に
する。すなわち、AND系なら「１」に、OR系な
ら「０」にする。次にその結果とゲートＢ１の機
能そのものとの演算を行なえば、ゲートＢ１の出
力結果が得られる。このようにして模擬対象回路
の機能を模擬することができる。
ついて説明する。第２図において、Ａ１，Ａ２，
Ａ３，………，Ｂ１，Ｂ２，………はゲート、Ｔ
１，Ｔ２，Ｔ３，………は入力端子である。模擬
対象回路の入力からのレベルづけを行なうと入力
値のみを入力しているゲートＡ１，Ａ２，Ａ３，
………はレベル１となり、レベル１のゲートの出
力のみを入力しているゲートＢ１，Ｂ２，………
はレベル２となる。レベル２にあるゲートＢ１に
ついての接続メモリー２の内容はレベル１の全ゲ
ートに対して１ビツトを割り当てることにより作
成する。つまりゲートＢ１はゲートＡ１，Ａ２の
み入力しているので、Ａ１，Ａ２に相当するビツ
ト位置の値を「０」にして他は「１」にする。こ
のようにしてゲートＢ１の接続メモリーを作成す
る。ゲートＢ１の演算時には、レベル１の全ての
ゲートの出力値と接続メモリー２の値との各々の
間で演算を行ない、接続のある入力値の値はその
ままとし、接続のないゲートの入力値は入力値に
関係なくゲートＢ１の演算に影響を与えない値に
する。すなわち、AND系なら「１」に、OR系な
ら「０」にする。次にその結果とゲートＢ１の機
能そのものとの演算を行なえば、ゲートＢ１の出
力結果が得られる。このようにして模擬対象回路
の機能を模擬することができる。
なお本装置による演算方法は、接続をポインタ
で表現することによりソフトウエアにも適用でき
る。
で表現することによりソフトウエアにも適用でき
る。
次に高速処理を目的とする本発明の第２の実施
例を第３図を用いて説明する。第３図において、
７，８，９，１０は模擬対象回路を分割しゲート
間の接続情報をビツトで記憶する接続メモリー、
１１，１２，１３，１４は模擬対象回路を分割し
ゲートの機能情報を記憶する機能メモリー、１５
は接続メモリー７，８，９，１０に記憶された接
続情報および機能メモリー１１，１２，１３，１
４に記憶された機能情報の出力を順次切り替える
制御部、１５ａおよび１５ｂは制御部１５を構成
するセレクタおよび制御回路、ｊは信号線であ
る。
例を第３図を用いて説明する。第３図において、
７，８，９，１０は模擬対象回路を分割しゲート
間の接続情報をビツトで記憶する接続メモリー、
１１，１２，１３，１４は模擬対象回路を分割し
ゲートの機能情報を記憶する機能メモリー、１５
は接続メモリー７，８，９，１０に記憶された接
続情報および機能メモリー１１，１２，１３，１
４に記憶された機能情報の出力を順次切り替える
制御部、１５ａおよび１５ｂは制御部１５を構成
するセレクタおよび制御回路、ｊは信号線であ
る。
次にこのように構成された装置の動作について
説明する。ロード回路１は、外部から信号線ａを
経て入力された模擬対象回路の接続情報、機能情
報を信号線ｃを経て接続メモリー７，８，９，１
０、機能メモリー１１，１２，１３，１４へロー
ドする。入力メモリー２は、外部より信号線ｂを
経て入力された入力値を記憶し、信号線ｆを経て
論理部５へ送る。制御回路１５ｂは、セレクタ１
５ａを制御して、４つの接続メモリーに記憶され
た接続情報、４つの機能メモリーに記憶された機
能情報を順次論理部５へ送る。論理部５は、セレ
クタ１５ａの出力と入力メモリー２からの入力値
とを入力して１ゲートずつの演算を行ない、結果
をバツフア６へ蓄積する。模擬対象回路の最初の
レベルのゲート演算が全て終了したら、バツフア
６の内容を信号線ｈを経て入力メモリー２へ送
る。そして次のレベルの演算を行なう。これを繰
り返すことにより最後のレベルの演算が終了した
ら、バツフア６の内容を信号線ｉを通して出力す
る。また入力メモリー２には、模擬対象回路のゲ
ートの論理状態値が記憶される。このようにして
入力値に対する演算結果が得られる。
説明する。ロード回路１は、外部から信号線ａを
経て入力された模擬対象回路の接続情報、機能情
報を信号線ｃを経て接続メモリー７，８，９，１
０、機能メモリー１１，１２，１３，１４へロー
ドする。入力メモリー２は、外部より信号線ｂを
経て入力された入力値を記憶し、信号線ｆを経て
論理部５へ送る。制御回路１５ｂは、セレクタ１
５ａを制御して、４つの接続メモリーに記憶され
た接続情報、４つの機能メモリーに記憶された機
能情報を順次論理部５へ送る。論理部５は、セレ
クタ１５ａの出力と入力メモリー２からの入力値
とを入力して１ゲートずつの演算を行ない、結果
をバツフア６へ蓄積する。模擬対象回路の最初の
レベルのゲート演算が全て終了したら、バツフア
６の内容を信号線ｈを経て入力メモリー２へ送
る。そして次のレベルの演算を行なう。これを繰
り返すことにより最後のレベルの演算が終了した
ら、バツフア６の内容を信号線ｉを通して出力す
る。また入力メモリー２には、模擬対象回路のゲ
ートの論理状態値が記憶される。このようにして
入力値に対する演算結果が得られる。
第４図に模擬演算の実行時間を示す。第４図ａ
は第１図の装置による実行時間を示し、第４図ｂ
は第３図の装置による実行時間を示す。第４図ａ
の読み出し時間Ｔ１，Ｔ２，Ｔ３，Ｔ４、演算実
行時間Ｔ５，Ｔ６，Ｔ７，Ｔ８は、いずれも時系
列である。第４図ｂの場合、４ゲート分のメモリ
ーを１度に読み出して順次に切り替え実行するた
め、同図に示すように、読み出し時間Ｔ１，Ｔ
２，Ｔ３，Ｔ４は並列処理で、演算実行時間Ｔ
５，Ｔ６，Ｔ７，Ｔ８は時系列である。したがつ
て第４図ｂの場合が第４図ａの場合よりも高速処
理である。すなわち、第３図の装置の方が第１図
の装置よりも高速処理である。
は第１図の装置による実行時間を示し、第４図ｂ
は第３図の装置による実行時間を示す。第４図ａ
の読み出し時間Ｔ１，Ｔ２，Ｔ３，Ｔ４、演算実
行時間Ｔ５，Ｔ６，Ｔ７，Ｔ８は、いずれも時系
列である。第４図ｂの場合、４ゲート分のメモリ
ーを１度に読み出して順次に切り替え実行するた
め、同図に示すように、読み出し時間Ｔ１，Ｔ
２，Ｔ３，Ｔ４は並列処理で、演算実行時間Ｔ
５，Ｔ６，Ｔ７，Ｔ８は時系列である。したがつ
て第４図ｂの場合が第４図ａの場合よりも高速処
理である。すなわち、第３図の装置の方が第１図
の装置よりも高速処理である。
次に接続メモリーの量をさらに削減することを
目的とする本発明の第３の実施例を第５図を用い
て説明する。第５図において、１６は論理部５に
入力される論理演算値を特定するための入力ブロ
ツクメモリーであり、ｋは信号線である。
目的とする本発明の第３の実施例を第５図を用い
て説明する。第５図において、１６は論理部５に
入力される論理演算値を特定するための入力ブロ
ツクメモリーであり、ｋは信号線である。
次にこのように構成された装置の動作について
説明する。ロード回路１は、外部から信号線ａを
経て入力された模擬対象回路の接続情報、機能情
報、ブロツク番号を信号線ｃを経てそれぞれ接続
メモリー３、機能メモリー４、入力ブロツクメモ
リー１６へロードする。入力メモリー２は、外部
から信号線ｂを経て入力された入力値を記憶し、
信号線ｆを経て論理部５へ送る。論理部５は、接
続メモリー３から出力された接続情報と機能メモ
リー４から出力された機能情報と入力ブロツクメ
モリー１６から出力されたブロツク番号とを入力
して１ゲートずつの演算を行なうが、信号線ｋを
経て論理部５に入力されるブロツク番号に基づい
て入力値の特定部分を入力メモリー２から取り出
して演算し、その結果をバツフア６へ蓄積する。
模擬対象回路の最初のレベルのゲート演算が全て
終了したら、バツフア６の内容を信号線ｈを経て
入力メモリー２へ送る。そして次のレベルの演算
を行なう。これを繰り返すことにより最後のレベ
ルの演算が終了したら、バツフア６の内容を信号
線ｉを通して出力する。また入力メモリー２に
は、模擬対象回路のゲートの論理状態値が記憶さ
れる。このようにこの実施例においては、模擬対
象回路のゲートの論理状態値を記憶する入力メモ
リーを複数のブロツクに分割し、入力ブロツクメ
モリーによりゲート毎の入力となるブロツク番号
を特定し記憶するようにしたので、ゲート間の接
続情報を記憶する接続メモリーの量を大幅に削減
できる効果がある。
説明する。ロード回路１は、外部から信号線ａを
経て入力された模擬対象回路の接続情報、機能情
報、ブロツク番号を信号線ｃを経てそれぞれ接続
メモリー３、機能メモリー４、入力ブロツクメモ
リー１６へロードする。入力メモリー２は、外部
から信号線ｂを経て入力された入力値を記憶し、
信号線ｆを経て論理部５へ送る。論理部５は、接
続メモリー３から出力された接続情報と機能メモ
リー４から出力された機能情報と入力ブロツクメ
モリー１６から出力されたブロツク番号とを入力
して１ゲートずつの演算を行なうが、信号線ｋを
経て論理部５に入力されるブロツク番号に基づい
て入力値の特定部分を入力メモリー２から取り出
して演算し、その結果をバツフア６へ蓄積する。
模擬対象回路の最初のレベルのゲート演算が全て
終了したら、バツフア６の内容を信号線ｈを経て
入力メモリー２へ送る。そして次のレベルの演算
を行なう。これを繰り返すことにより最後のレベ
ルの演算が終了したら、バツフア６の内容を信号
線ｉを通して出力する。また入力メモリー２に
は、模擬対象回路のゲートの論理状態値が記憶さ
れる。このようにこの実施例においては、模擬対
象回路のゲートの論理状態値を記憶する入力メモ
リーを複数のブロツクに分割し、入力ブロツクメ
モリーによりゲート毎の入力となるブロツク番号
を特定し記憶するようにしたので、ゲート間の接
続情報を記憶する接続メモリーの量を大幅に削減
できる効果がある。
以上述べたように本発明は、模擬対象回路の論
理状態値、接続情報、機能情報をメモリーに記憶
するようにしたので、記憶すべき演算結果は大幅
に減少し、従来の論理シミユレータよりも少ない
メモリー量で回路の模擬を行なえる効果がある。
理状態値、接続情報、機能情報をメモリーに記憶
するようにしたので、記憶すべき演算結果は大幅
に減少し、従来の論理シミユレータよりも少ない
メモリー量で回路の模擬を行なえる効果がある。
第１図は本発明に係わる論理シミユレータの一
実施例を示すブロツク系統図、第２図はその演算
方法を説明するためのゲート回路図、第３図は他
の実施例を示すブロツク系統図、第４図はその実
行時間を示すタイムチヤート、第５図はさらに他
の実施例を示すブロツク系統図である。 １……ロード回路、２……入力メモリー、３…
…接続メモリー、４……機能メモリー、５……論
理部、６……バツフア、Ａ１，Ａ２，Ａ３，Ｂ
１，Ｂ２……ゲート、Ｔ１，Ｔ２，Ｔ３……入力
端子、ａ〜ｋ……信号線、７〜１０……接続メモ
リー、１１〜１４……機能メモリー、１５……制
御部、１５ａ……セレクタ、１５ｂ……制御回
路、１６……入力ブロツクメモリー。
実施例を示すブロツク系統図、第２図はその演算
方法を説明するためのゲート回路図、第３図は他
の実施例を示すブロツク系統図、第４図はその実
行時間を示すタイムチヤート、第５図はさらに他
の実施例を示すブロツク系統図である。 １……ロード回路、２……入力メモリー、３…
…接続メモリー、４……機能メモリー、５……論
理部、６……バツフア、Ａ１，Ａ２，Ａ３，Ｂ
１，Ｂ２……ゲート、Ｔ１，Ｔ２，Ｔ３……入力
端子、ａ〜ｋ……信号線、７〜１０……接続メモ
リー、１１〜１４……機能メモリー、１５……制
御部、１５ａ……セレクタ、１５ｂ……制御回
路、１６……入力ブロツクメモリー。
Claims (1)
- 【特許請求の範囲】 １ 模擬対象回路のゲートの論理状態値を記憶す
る入力メモリーと、前記模擬対象回路のレベル付
けを行ない、或るレベルの各ゲート毎に直前のレ
ベルの全てのゲートとの接続の有無を１ビツトで
表現したビツト列を記憶する接続メモリーと、前
記模擬対象回路のゲートの機能情報を記憶する機
能メモリーと、前記入力メモリーからゲートの入
力となる論理状態値を含むビツト列、前記接続メ
モリーからビツト列の接続情報、前記機能メモリ
ーからゲートの機能情報をそれぞれ入力して各ゲ
ートの論理動作を擬似する論理部とを備えたこと
を特徴とする論理シミユレータ。 ２ 模擬対象回路のゲートの論理状態値を記憶す
る入力メモリーと、前記模擬対象回路のレベル付
けを行ない、或るレベルの各ゲート毎に直前のレ
ベルの全てのゲートとの接続の有無を１ビツトで
表現したビツト列を記憶する接続メモリーと、前
記模擬対象回路を分割しゲートの機能情報を記憶
する前記分割に対応する複数の機能メモリーと、
前記複数の接続メモリー、機能メモリーの出力を
順次切り替える制御部と、前記入力メモリーから
論理状態値、前記制御部により出力を切り替えら
れた接続メモリーから接続情報、機能メモリーか
ら機能情報をそれぞれ入力して各ゲートの論理動
作を擬似する論理部とを備えたことを特徴とする
論理シミユレータ。 ３ 模擬対象回路のゲートの論理状態値を記憶す
る入力メモリーと、前記模擬対象回路のレベル付
けを行ない、或るレベルの各ゲート毎に直前のレ
ベルの全てのゲートとの接続の有無を１ビツトで
表現したビツト列を記憶する接続メモリーと、前
記模擬対象回路のゲートの機能情報を記憶する機
能メモリーと、前記入力メモリーを複数のブロツ
クに分割しゲート毎の入力となるブロツク番号を
記憶する入力ブロツクメモリーと、前記入力メモ
リーから出力される論理状態値と前記接続メモリ
ーから出力される接続情報と前記機能メモリーか
ら出力される機能情報と前記入力ブロツクメモリ
ーから出力されるブロツク番号とをそれぞれ入力
して各ゲートの論理動作を擬似する論理部とを備
えたことを特徴とする論理シミユレータ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16284384A JPS6142040A (ja) | 1984-08-03 | 1984-08-03 | 論理シミユレ−タ |
| US06/761,281 US4782440A (en) | 1984-08-03 | 1985-08-01 | Logic simulator using small capacity memories for storing logic states, connection patterns, and logic functions |
| FR8511943A FR2568698B1 (fr) | 1984-08-03 | 1985-08-05 | Simulateur logique ayant une capacite de memoire aussi reduite que possible |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16284384A JPS6142040A (ja) | 1984-08-03 | 1984-08-03 | 論理シミユレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6142040A JPS6142040A (ja) | 1986-02-28 |
| JPH0122652B2 true JPH0122652B2 (ja) | 1989-04-27 |
Family
ID=15762296
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16284384A Granted JPS6142040A (ja) | 1984-08-03 | 1984-08-03 | 論理シミユレ−タ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4782440A (ja) |
| JP (1) | JPS6142040A (ja) |
| FR (1) | FR2568698B1 (ja) |
Families Citing this family (35)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4937770A (en) * | 1986-02-07 | 1990-06-26 | Teradyne, Inc. | Simulation system |
| JPS62182939A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 情報処理装置の論理シミユレ−シヨン方法 |
| US5126966A (en) * | 1986-06-25 | 1992-06-30 | Ikos Systems, Inc. | High speed logic simulation system with stimulus engine using independent event channels selectively driven by independent stimulus programs |
| US4945503A (en) * | 1986-10-21 | 1990-07-31 | Nec Corporation | Hardware simulator capable of reducing an amount of information |
| JPS63204441A (ja) * | 1987-02-20 | 1988-08-24 | Fujitsu Ltd | 論理シミユレ−シヨン専用プロセツサの処理方式 |
| JP2699377B2 (ja) * | 1987-02-25 | 1998-01-19 | 日本電気株式会社 | ハードウエア論理シミユレータ |
| JP2585592B2 (ja) * | 1987-05-13 | 1997-02-26 | 株式会社日立製作所 | 電子計算機調整方法 |
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