JP2508620B2 - 論理回路シミュレ―ション装置 - Google Patents
論理回路シミュレ―ション装置Info
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- JP2508620B2 JP2508620B2 JP59028521A JP2852184A JP2508620B2 JP 2508620 B2 JP2508620 B2 JP 2508620B2 JP 59028521 A JP59028521 A JP 59028521A JP 2852184 A JP2852184 A JP 2852184A JP 2508620 B2 JP2508620 B2 JP 2508620B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、汎用コンピュータ上のメモリ量を少なくで
きる論理回路シミュレーション装置に関するものであ
る。
きる論理回路シミュレーション装置に関するものであ
る。
従来、論理シミュレータには２つのタイプが存在して
いる。１つは汎用コンピュータ上に論理回路装置と等価
な論理回路モデルを形成し、プログラムにより前記論理
回路装置の動作を検証するソフトウェアシミュレータで
あり、他の１つは論理シミュレーション専用のハードウ
ェア装置を用意し、その上に前記論理回路モデルを形成
し、当該ハードウェアの並列動作により高速処理を行う
ハードウェアシミュレータである。しかし、前者は論理
回路の規模が増大するに従い、汎用コンピュータ上の使
用メモリ量は増大し、処理速度が大幅に低下するという
欠点がある。また、後者はハードウェアで処理可能な論
理回路モデルを作成することが難しく、ソフトウェアシ
ミュレータと同等な動作をさせるためには、複雑な制御
をしなければならず、また、このために装置全体が大規
模で高価なものになるという欠点があった。
いる。１つは汎用コンピュータ上に論理回路装置と等価
な論理回路モデルを形成し、プログラムにより前記論理
回路装置の動作を検証するソフトウェアシミュレータで
あり、他の１つは論理シミュレーション専用のハードウ
ェア装置を用意し、その上に前記論理回路モデルを形成
し、当該ハードウェアの並列動作により高速処理を行う
ハードウェアシミュレータである。しかし、前者は論理
回路の規模が増大するに従い、汎用コンピュータ上の使
用メモリ量は増大し、処理速度が大幅に低下するという
欠点がある。また、後者はハードウェアで処理可能な論
理回路モデルを作成することが難しく、ソフトウェアシ
ミュレータと同等な動作をさせるためには、複雑な制御
をしなければならず、また、このために装置全体が大規
模で高価なものになるという欠点があった。
本発明の目的は、ソフトウェアシミュレータにおい
て、汎用コンピュータの使用するメモリ量を減少させ、
かつ、処理速度の向上を図った論理シミュレーション装
置を提供することにある。
て、汎用コンピュータの使用するメモリ量を減少させ、
かつ、処理速度の向上を図った論理シミュレーション装
置を提供することにある。
本発明の要点は、ソフトウェアシミュレータにおい
て、汎用コンピュータに論理素子並列シミュレーション
装置を接続し、汎用コンピュータ上に形成される論理回
路モデルに含まれる基本素子属性情報とその入出力信号
値情報とを論理素子並列シミュレーション装置に持たせ
ることにより、コンピュータ上で前記シミュレータの使
用するメモリ量を減少させると共に、容易に並列処理が
可能な入力信号値書換え及び出力信号値の計算を論理素
子並列シミュレーション装置で並列に高速に行うように
した点にある。
て、汎用コンピュータに論理素子並列シミュレーション
装置を接続し、汎用コンピュータ上に形成される論理回
路モデルに含まれる基本素子属性情報とその入出力信号
値情報とを論理素子並列シミュレーション装置に持たせ
ることにより、コンピュータ上で前記シミュレータの使
用するメモリ量を減少させると共に、容易に並列処理が
可能な入力信号値書換え及び出力信号値の計算を論理素
子並列シミュレーション装置で並列に高速に行うように
した点にある。
第１図は論理シミュレーションの手順を示すフローチ
ャートである。図示するように、一般に論理シミュレー
ションは、まず初期設定を行い（ステップ１）、次に信
号値計算処理フェーズを行い（ステップ２）、続いてシ
ミュレーション時刻更新を行い（ステップ３）、終了時
刻が到来したかいなかを判断し（ステップ４）、終了時
刻が到来していなかったらイベント伝搬処理フェーズを
行い（ステップ５）、前記信号値計算処理フェーズ（ス
テップ２）から再び同じ処理を繰り返す。前記ステップ
４で、終了時刻が到来したら論理シミュレーションは終
了する。
ャートである。図示するように、一般に論理シミュレー
ションは、まず初期設定を行い（ステップ１）、次に信
号値計算処理フェーズを行い（ステップ２）、続いてシ
ミュレーション時刻更新を行い（ステップ３）、終了時
刻が到来したかいなかを判断し（ステップ４）、終了時
刻が到来していなかったらイベント伝搬処理フェーズを
行い（ステップ５）、前記信号値計算処理フェーズ（ス
テップ２）から再び同じ処理を繰り返す。前記ステップ
４で、終了時刻が到来したら論理シミュレーションは終
了する。
上記のように論理シミュレーションは、信号値計算処
理フェーズとイベント伝搬処理フェーズの２つのフェー
ズの繰り返し処理を行う。信号値計算処理フェーズで
は、入力信号変化情報を参照して入出力信号値情報上の
入力信号が変化した全ゲートに対応する部分に入力信号
値をセットし、その入力信号値群から前記ゲートの新し
い出力信号値を計算し、計算前の出力信号値と比較して
変化した場合、該当ゲートの出力信号変化情報（以下イ
ベントと呼ぶ）を作成する。次のイベント伝搬処理フェ
ーズでは、現シミュレーション時刻に処理すべきイベン
トを参照し、そのゲートの次に信号の伝搬する全ゲート
（以下シンクゲートと呼ぶ）に対する入力信号変化情報
を作成する。ここで、イベントはゲート固有の信号伝搬
遅延（以下ディレイと呼ぶ）時間を持ち、シミュレーシ
ョン時間上でこのディレイ時間後に伝搬する必要があ
る。本発明では、論理素子並列シミュレーション装置
に、上記論理シミュレーションの２つのフェーズのう
ち、並列処理を行うのに適している信号値計算処理フェ
ーズを担当させる。
理フェーズとイベント伝搬処理フェーズの２つのフェー
ズの繰り返し処理を行う。信号値計算処理フェーズで
は、入力信号変化情報を参照して入出力信号値情報上の
入力信号が変化した全ゲートに対応する部分に入力信号
値をセットし、その入力信号値群から前記ゲートの新し
い出力信号値を計算し、計算前の出力信号値と比較して
変化した場合、該当ゲートの出力信号変化情報（以下イ
ベントと呼ぶ）を作成する。次のイベント伝搬処理フェ
ーズでは、現シミュレーション時刻に処理すべきイベン
トを参照し、そのゲートの次に信号の伝搬する全ゲート
（以下シンクゲートと呼ぶ）に対する入力信号変化情報
を作成する。ここで、イベントはゲート固有の信号伝搬
遅延（以下ディレイと呼ぶ）時間を持ち、シミュレーシ
ョン時間上でこのディレイ時間後に伝搬する必要があ
る。本発明では、論理素子並列シミュレーション装置
に、上記論理シミュレーションの２つのフェーズのう
ち、並列処理を行うのに適している信号値計算処理フェ
ーズを担当させる。
第２図は、本発明に係る論理シミュレーション装置の
概略構成を示すブロック図である。同図において、該論
理素子並列シミュレーション装置11は、汎用コンピュー
タ18に接続され、大量のデータを高速に転送可能なイン
タフェース24を有し、汎用コンピュータ18の指示に従い
動作する。23は被シミュレーション論理回路モデルに与
えられる外部入力信号情報を格納しているファイル（外
部記憶装置）である。
概略構成を示すブロック図である。同図において、該論
理素子並列シミュレーション装置11は、汎用コンピュー
タ18に接続され、大量のデータを高速に転送可能なイン
タフェース24を有し、汎用コンピュータ18の指示に従い
動作する。23は被シミュレーション論理回路モデルに与
えられる外部入力信号情報を格納しているファイル（外
部記憶装置）である。
第３図は第２図の各部分を詳細にしたブロック図であ
る。同図に示す様に、論理素子並列シミュレーション装
置11は、被シミュレーション論理回路装置の全ゲート属
性情報を格納するゲートメモリ12と、前記ゲートの入力
側、出力側の信号値情報を格納する信号値メモリ13と、
汎用コンピュータ18から受け取る入力信号変化情報や出
力信号計算後のイベントを一時的に格納しておくための
入出力バッファ17と、汎用コンピュータ18と前記入出力
バッファ17とのデータ授受を制御する入出力コントロー
ラ16と、前記入出力バッファ17の内容を参照しつつ対応
する前記ゲートの入力信号値書き換え及び出力値計算等
を行なう複数個の演算プロセッサ14と、前記演算プロセ
ッサ14の並列動作を制御するコントロールプロセッサ15
とで構成される。
る。同図に示す様に、論理素子並列シミュレーション装
置11は、被シミュレーション論理回路装置の全ゲート属
性情報を格納するゲートメモリ12と、前記ゲートの入力
側、出力側の信号値情報を格納する信号値メモリ13と、
汎用コンピュータ18から受け取る入力信号変化情報や出
力信号計算後のイベントを一時的に格納しておくための
入出力バッファ17と、汎用コンピュータ18と前記入出力
バッファ17とのデータ授受を制御する入出力コントロー
ラ16と、前記入出力バッファ17の内容を参照しつつ対応
する前記ゲートの入力信号値書き換え及び出力値計算等
を行なう複数個の演算プロセッサ14と、前記演算プロセ
ッサ14の並列動作を制御するコントロールプロセッサ15
とで構成される。
ゲートメモリ12は、第４図に示すように該当ゲートの
種類（例えばAND,OR等）41、入力端子数42、ディレイ時
間43、信号値メモリ13上の信号値格納領域アドレス45、
汎用コンピュータ上に展開されているゲート間の接続情
報中の要素を示すゲートアドレス44等を格納する。信号
値メモリ13には、例えば４値までのシミュレーションを
行える様にするため、第５図に示す様に該当するゲート
の入出力端子１つに付き２ビットの信号値領域が割り当
てられ、そこに入出力信号値51,52を格納する。ここで
信号値メモリ13は、書き換えを容易に行える様に２ビッ
ト毎にアドレス付けしている。汎用コンピュータ18から
論理素子並列シミュレーション装置11に送られて来る入
力信号変化情報には、第６図に示す様に入力の変化した
ゲートに対応するゲートメモリ上の要素を示すゲート番
号61、伝搬してきた入力信号値62、変化した端子の入力
端子63等が含まれている。また本装置から汎用コンピュ
ータに送出するイベントには、第７図に示す様に出力の
変化したゲートの出力信号値71、ディレイ時間72、汎用
コンピュータ18上に展開されているゲート間の接続情報
中の該当要素を示すアドレス73等が含まれる。
種類（例えばAND,OR等）41、入力端子数42、ディレイ時
間43、信号値メモリ13上の信号値格納領域アドレス45、
汎用コンピュータ上に展開されているゲート間の接続情
報中の要素を示すゲートアドレス44等を格納する。信号
値メモリ13には、例えば４値までのシミュレーションを
行える様にするため、第５図に示す様に該当するゲート
の入出力端子１つに付き２ビットの信号値領域が割り当
てられ、そこに入出力信号値51,52を格納する。ここで
信号値メモリ13は、書き換えを容易に行える様に２ビッ
ト毎にアドレス付けしている。汎用コンピュータ18から
論理素子並列シミュレーション装置11に送られて来る入
力信号変化情報には、第６図に示す様に入力の変化した
ゲートに対応するゲートメモリ上の要素を示すゲート番
号61、伝搬してきた入力信号値62、変化した端子の入力
端子63等が含まれている。また本装置から汎用コンピュ
ータに送出するイベントには、第７図に示す様に出力の
変化したゲートの出力信号値71、ディレイ時間72、汎用
コンピュータ18上に展開されているゲート間の接続情報
中の該当要素を示すアドレス73等が含まれる。
今、第８図（ａ）に示すゲートG0〜G5で構成される論
理回路をシミュレーションすることを考える。同図
（ｂ），（ｃ），（ｄ）はそれぞれ第８図（ａ）に対す
る論理回路モデルであり、（ｂ）は汎用コンピュータ18
上に展開されるゲート間の接続情報（回路接続情報）、
（ｃ）は論理素子並列シミュレーション装置11のゲート
メモリ12に展開される各ゲートの属性情報、（ｄ）は論
理素子並列シミュレーション装置11の信号値メモリ13に
展開される入出力信号値情報である。
理回路をシミュレーションすることを考える。同図
（ｂ），（ｃ），（ｄ）はそれぞれ第８図（ａ）に対す
る論理回路モデルであり、（ｂ）は汎用コンピュータ18
上に展開されるゲート間の接続情報（回路接続情報）、
（ｃ）は論理素子並列シミュレーション装置11のゲート
メモリ12に展開される各ゲートの属性情報、（ｄ）は論
理素子並列シミュレーション装置11の信号値メモリ13に
展開される入出力信号値情報である。
第３図の汎用コンピュータ18の内蔵するシミュレーシ
ョン制御プログラム22が、外部記憶装置23よりあらかじ
めテストデータとして登録されている外部からの入力信
号変化情報を取り込み、回路接続情報19（すなわち第８
図（ｂ）のゲート間接続情報）を参照しつつ第８図
（ａ）の回路入力端子１〜10のうち、端子1,2,3,4,5,7,
9の７つの入力信号値が変化したことを検知して、テー
ブル21に第９図に示す様な入力信号変化情報を端子毎に
７つ作成したと仮定する。第９図中、Ｈはハイレベル、
Ｌはローレベルを示す。
ョン制御プログラム22が、外部記憶装置23よりあらかじ
めテストデータとして登録されている外部からの入力信
号変化情報を取り込み、回路接続情報19（すなわち第８
図（ｂ）のゲート間接続情報）を参照しつつ第８図
（ａ）の回路入力端子１〜10のうち、端子1,2,3,4,5,7,
9の７つの入力信号値が変化したことを検知して、テー
ブル21に第９図に示す様な入力信号変化情報を端子毎に
７つ作成したと仮定する。第９図中、Ｈはハイレベル、
Ｌはローレベルを示す。
シミュレーション制御プログラム22は、論理素子並列
シミュレーション装置11に対して入力信号変化情報が全
てでき上がったことを知らせる。ここで制御は、論理素
子並列シミュレーション装置11に移る。該論理素子並列
シミュレーション装置11は、テーブル21より前記入力信
号変化情報を高速インターフェイス24、入出力コントロ
ーラ16を通して入出力バッファ17に読み込む。次に入出
力コントローラ16は、コントロールプロセッサ15に作業
の開始を伝える。コントロールプロセッサ15は、各演算
プロセッサ14に入出力バッファ17上の前記７つのデータ
を分配する。各演算プロセッサ14は、各々独立に分配さ
れた前記入力信号変化情報に従いゲートメモリ12を参照
しつつ伝搬信号値を対応する信号値メモリ13へ並列にセ
ットする。
シミュレーション装置11に対して入力信号変化情報が全
てでき上がったことを知らせる。ここで制御は、論理素
子並列シミュレーション装置11に移る。該論理素子並列
シミュレーション装置11は、テーブル21より前記入力信
号変化情報を高速インターフェイス24、入出力コントロ
ーラ16を通して入出力バッファ17に読み込む。次に入出
力コントローラ16は、コントロールプロセッサ15に作業
の開始を伝える。コントロールプロセッサ15は、各演算
プロセッサ14に入出力バッファ17上の前記７つのデータ
を分配する。各演算プロセッサ14は、各々独立に分配さ
れた前記入力信号変化情報に従いゲートメモリ12を参照
しつつ伝搬信号値を対応する信号値メモリ13へ並列にセ
ットする。
この処理と従来のソフトウェアシミュレータとの違い
は、従来ソフトウェアシミュレータの場合入力信号変化
情報を１つずつ逐次的に取り出し処理を行うという動作
に対して、本並列シミュレーション装置11では複数の演
算プロセッサ14に入力信号変化情報を分配し、それぞれ
独立に並列的に処理を行うという点である。ソフトウェ
アシミュレータが、１つの信号変化情報から対応する信
号値メモリへ信号値をセットする時間をtG、本並列シミ
ュレーション装置11の演算プロセッサ14が同一の処理を
行うための時間をｔとし、Ｎ個の演算プロセッサで処理
を行ったとすると、Ｍ個の信号変化情報を処理する時間
は、ソフトウェアシミュレータの場合、 tG×Ｍ （１） であり、本装置の場合、 となる。例えば、ソフトウェアシミュレータをミニコン
（処理速度1MIPS程度）で動作させ、本並列シミュレー
ション装置中の演算プロセッサ数Ｎを256、各演算プロ
セッサの処理速度をミニコンと同程度の1MIPS程度だと
仮定する。ゲート数が数十万ゲートの論理回路をシミュ
レーションすると、Ｍは数千〜数万となるので、Ｎ個の
演算プロセッサは、常に無駄がなく並列に動作すると考
えて良い。このとき信号値セットの処理時間は式
（１），（２）から本並列シミュレーション装置を使用
する従来のソフトウェアシミュレータと比較し約256倍
の速度で処理可能である。ソフトウェアシミュレータを
10MIPSのマシンで動作させたとしても、本並列シミュレ
ーション装置を用いた方が、25倍以上の速度で処理可能
であることが解る。
は、従来ソフトウェアシミュレータの場合入力信号変化
情報を１つずつ逐次的に取り出し処理を行うという動作
に対して、本並列シミュレーション装置11では複数の演
算プロセッサ14に入力信号変化情報を分配し、それぞれ
独立に並列的に処理を行うという点である。ソフトウェ
アシミュレータが、１つの信号変化情報から対応する信
号値メモリへ信号値をセットする時間をtG、本並列シミ
ュレーション装置11の演算プロセッサ14が同一の処理を
行うための時間をｔとし、Ｎ個の演算プロセッサで処理
を行ったとすると、Ｍ個の信号変化情報を処理する時間
は、ソフトウェアシミュレータの場合、 tG×Ｍ （１） であり、本装置の場合、 となる。例えば、ソフトウェアシミュレータをミニコン
（処理速度1MIPS程度）で動作させ、本並列シミュレー
ション装置中の演算プロセッサ数Ｎを256、各演算プロ
セッサの処理速度をミニコンと同程度の1MIPS程度だと
仮定する。ゲート数が数十万ゲートの論理回路をシミュ
レーションすると、Ｍは数千〜数万となるので、Ｎ個の
演算プロセッサは、常に無駄がなく並列に動作すると考
えて良い。このとき信号値セットの処理時間は式
（１），（２）から本並列シミュレーション装置を使用
する従来のソフトウェアシミュレータと比較し約256倍
の速度で処理可能である。ソフトウェアシミュレータを
10MIPSのマシンで動作させたとしても、本並列シミュレ
ーション装置を用いた方が、25倍以上の速度で処理可能
であることが解る。
次に入出力バッファ17の内容を分類し、同一ゲートに
対する入力信号変化情報を１つだけ残し全て削除する。
例の場合、第10図に示す様に、ゲートG0〜G3の４つに減
少する。この処理は、出力信号値を計算する際に同一ゲ
ートに対して何度も計算することを抑止するために行
う。次にコントロールプロセッタ15は、整理された入力
信号変化情報を再び各演算プロセッサ14に分類する。各
演算プロセッサ14は、入力信号値セット処理と同様にし
て各対応ゲートの出力信号値を並列に計算し、信号値メ
モリ13へセットし、変化していた場合そのゲートの入力
信号値情報をイベントに書き換え、変化しなかった場合
そのゲートの入力信号変化情報はゼロクリアする。例の
場合ゲートG0とG1の出力信号値が変化したと仮定する
と、入出力バッファ17の内容は、第11図の様になる。次
にコントロールプロセッサ15は、入出力コントローラ16
に作業の終了を告げ、入出力コントローラ16は、入出力
バッファ17上のゼロでないレコードすなわちイベントを
汎用コンピュータ18上のイベントテーブル20へ転送す
る。次に制御は汎用コンピュータ18に移り、イベントテ
ーブル20のイベントをディレイ時間で分解し、シミュレ
ーション時刻を更新し、その時刻に処理すべきイベント
を取り出し、シンクゲートに出力信号値を伝搬させ新た
に入力信号変化情報をテーブル21に登録する。
対する入力信号変化情報を１つだけ残し全て削除する。
例の場合、第10図に示す様に、ゲートG0〜G3の４つに減
少する。この処理は、出力信号値を計算する際に同一ゲ
ートに対して何度も計算することを抑止するために行
う。次にコントロールプロセッタ15は、整理された入力
信号変化情報を再び各演算プロセッサ14に分類する。各
演算プロセッサ14は、入力信号値セット処理と同様にし
て各対応ゲートの出力信号値を並列に計算し、信号値メ
モリ13へセットし、変化していた場合そのゲートの入力
信号値情報をイベントに書き換え、変化しなかった場合
そのゲートの入力信号変化情報はゼロクリアする。例の
場合ゲートG0とG1の出力信号値が変化したと仮定する
と、入出力バッファ17の内容は、第11図の様になる。次
にコントロールプロセッサ15は、入出力コントローラ16
に作業の終了を告げ、入出力コントローラ16は、入出力
バッファ17上のゼロでないレコードすなわちイベントを
汎用コンピュータ18上のイベントテーブル20へ転送す
る。次に制御は汎用コンピュータ18に移り、イベントテ
ーブル20のイベントをディレイ時間で分解し、シミュレ
ーション時刻を更新し、その時刻に処理すべきイベント
を取り出し、シンクゲートに出力信号値を伝搬させ新た
に入力信号変化情報をテーブル21に登録する。
以上の操作をシミュレーション時刻が、あらかじめ定
められた時刻と一致するまで繰り返す。
められた時刻と一致するまで繰り返す。
上記実施例によれば、信号値演算処理フェーズを論理
素子並列シミュレーション装置11でハードウェア化し、
信号値設定や出力信号値計算処理の並列に実行し高速化
することにより、このフェーズの処理を従来のようにソ
フトウェアで逐次的に行う場合と比較し25〜256倍と処
理速度を向上させることができる。また、被シミュレー
ション論理回路の論理回路モデル情報群のうち、ゲート
属性情報と入出力信号値情報を汎用コンピュータ18の外
部に置くことが可能となるため、汎用コンピュータ18上
で使用するメモリ量を減少させることができる。また並
列化しやすい部分の処理のみを論理素子並列シミュレー
ション装置11で行なうために、論理シミュレータ全体を
ハードウェアで構成するよりも小規模となりかつ、低価
格で済む。
素子並列シミュレーション装置11でハードウェア化し、
信号値設定や出力信号値計算処理の並列に実行し高速化
することにより、このフェーズの処理を従来のようにソ
フトウェアで逐次的に行う場合と比較し25〜256倍と処
理速度を向上させることができる。また、被シミュレー
ション論理回路の論理回路モデル情報群のうち、ゲート
属性情報と入出力信号値情報を汎用コンピュータ18の外
部に置くことが可能となるため、汎用コンピュータ18上
で使用するメモリ量を減少させることができる。また並
列化しやすい部分の処理のみを論理素子並列シミュレー
ション装置11で行なうために、論理シミュレータ全体を
ハードウェアで構成するよりも小規模となりかつ、低価
格で済む。
以上説明した様に本発明によれば、信号値演算処理フ
ェーズをハードウェア化し、信号値設定や出力信号値計
算処理を並列に実行し高速化することにより、処理速度
を大幅に向上させることができると共に、ゲート属性情
報と入出力信号値情報を汎用コンピュータの外部に置く
ことが可能となるため、汎用コンピュータ上で使用する
メモリ量を減少させることができ、かつ小規模で低価格
の論理回路シミュレータが実現できる。
ェーズをハードウェア化し、信号値設定や出力信号値計
算処理を並列に実行し高速化することにより、処理速度
を大幅に向上させることができると共に、ゲート属性情
報と入出力信号値情報を汎用コンピュータの外部に置く
ことが可能となるため、汎用コンピュータ上で使用する
メモリ量を減少させることができ、かつ小規模で低価格
の論理回路シミュレータが実現できる。
【図面の簡単な説明】 第１図は論理シミュレーションの手順を示すフローチャ
ート図、第２図は本発明に係る論理シミュレーション装
置の概略構成を示すブロック図、第３図は第２図の各部
分を詳細にしたブロック図、第４図はゲートメモリに格
納される属性情報の要素を示す図、第５図は信号値メモ
リに格納される入力信号値の要素を示す図、第６図は入
力変化情報の要素を示す図、第７図はイベントの要素を
示す図、第８図（ａ）〜（ｄ）は被シミュレーション論
理回路と論理回路モデル情報群を示す図で、同図（ａ）
は回路図，同図（ｂ），（ｃ），（ｄ）はそれぞれ回路
接続情報、ゲート属性情報、入出力信号値情報を示す
図、第９図は外部信号入力ファイルから作成した入力信
号変化情報を示す図、第10図は第９図に示す入力信号変
化情報を分類した後の入力信号変化情報を示す図、第11
図は出力信号値計算後のイベントの例を示す図である。 11……論理素子並列シミュレーション装置、12……ゲー
トメモリ、13……信号値メモリ、14……演算プロセッ
サ、15……コントロールプロセッサ、16……入出力コン
トローラ、17……入出力バッファ、18……汎用コンピュ
ータ、19……回路接続情報、20……イベントテーブル、
21……テーブル、22……シミュレーション制御プログラ
ム、23……外部入力信号ファイル。
ート図、第２図は本発明に係る論理シミュレーション装
置の概略構成を示すブロック図、第３図は第２図の各部
分を詳細にしたブロック図、第４図はゲートメモリに格
納される属性情報の要素を示す図、第５図は信号値メモ
リに格納される入力信号値の要素を示す図、第６図は入
力変化情報の要素を示す図、第７図はイベントの要素を
示す図、第８図（ａ）〜（ｄ）は被シミュレーション論
理回路と論理回路モデル情報群を示す図で、同図（ａ）
は回路図，同図（ｂ），（ｃ），（ｄ）はそれぞれ回路
接続情報、ゲート属性情報、入出力信号値情報を示す
図、第９図は外部信号入力ファイルから作成した入力信
号変化情報を示す図、第10図は第９図に示す入力信号変
化情報を分類した後の入力信号変化情報を示す図、第11
図は出力信号値計算後のイベントの例を示す図である。 11……論理素子並列シミュレーション装置、12……ゲー
トメモリ、13……信号値メモリ、14……演算プロセッ
サ、15……コントロールプロセッサ、16……入出力コン
トローラ、17……入出力バッファ、18……汎用コンピュ
ータ、19……回路接続情報、20……イベントテーブル、
21……テーブル、22……シミュレーション制御プログラ
ム、23……外部入力信号ファイル。
Claims (1)
- 【請求項１】論理回路を構成している各基本論理素子間
の接続情報と前記論理回路に与えられる入力信号変化情
報及びシミュレーション制御プログラムを内蔵し、該シ
ミュレーション制御プログラムの制御のもとに、前記接
続情報を参照して各基本論理素子の入力信号変化情報を
与える汎用コンピュータと、該汎用コンピュータに接続
された論理素子並列シミュレーション装置とからなる論
理回路シミュレーション装置であって、 該論理素子並列シミュレーション装置は、 被シミュレーション論理回路装置のゲートの入出力端子
毎の入出力信号値を格納する信号値メモリと、 該被シミュレーション論理回路装置のゲートの種類、入
力端子数、ディレイ時間、該信号値メモリ上の信号値格
納アドレス、およびゲート間の接続情報中の要素を示す
ゲートアドレスを格納するゲートメモリと、 該信号値メモリおよびゲートメモリを参照して、前記入
力信号変化情報を並列に演算処理する複数個の演算手段
と、 該汎用コンピュータから前記入力信号変化情報を受け取
ると、前記複数の演算部に該入力信号変化情報を分配
し、演算処理の結果を該汎用コンピュータに伝える入出
力コントローラと、 該入出力コントローラが受け取った前記入力信号変化情
報や演算処理結果を一時的に格納する入出力バッファと を具備したことを特徴とする論理回路シミュレーション
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028521A JP2508620B2 (ja) | 1984-02-20 | 1984-02-20 | 論理回路シミュレ―ション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028521A JP2508620B2 (ja) | 1984-02-20 | 1984-02-20 | 論理回路シミュレ―ション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173483A JPS60173483A (ja) | 1985-09-06 |
| JP2508620B2 true JP2508620B2 (ja) | 1996-06-19 |
Family
ID=12250973
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028521A Expired - Lifetime JP2508620B2 (ja) | 1984-02-20 | 1984-02-20 | 論理回路シミュレ―ション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508620B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0823833B2 (ja) * | 1987-02-24 | 1996-03-06 | 株式会社日立製作所 | 論理回路シミユレ−シヨン方式 |
| JPH0731645B2 (ja) * | 1990-03-30 | 1995-04-10 | インターナショナル・ビジネス・マシーンズ・コーポレイション | ロジック・シミュレーション・マシンからホスト・コンピュータへデータを送信する方法及び装置 |
| US7945433B2 (en) | 2007-04-30 | 2011-05-17 | International Business Machines Corporation | Hardware simulation accelerator design and method that exploits a parallel structure of user models to support a larger user model size |
| CN113139360B (zh) * | 2021-04-30 | 2023-05-23 | 重庆长安汽车股份有限公司 | 一种整车电路系统的仿真建模方法 |
| CN114841103B (zh) * | 2022-07-01 | 2022-09-27 | 南昌大学 | 门级电路的并行仿真方法、系统、存储介质及设备 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5388547A (en) * | 1977-01-14 | 1978-08-04 | Nec Corp | Processor for faulty simulation |
| JPS5814257A (ja) * | 1981-07-17 | 1983-01-27 | Fujitsu Ltd | 論理シミユレ−シヨン用デ−タ処理装置 |
-
1984
- 1984-02-20 JP JP59028521A patent/JP2508620B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60173483A (ja) | 1985-09-06 |
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