JP2507663B2 - 論理シミュレ―ション装置 - Google Patents
論理シミュレ―ション装置Info
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- JP2507663B2 JP2507663B2 JP2104552A JP10455290A JP2507663B2 JP 2507663 B2 JP2507663 B2 JP 2507663B2 JP 2104552 A JP2104552 A JP 2104552A JP 10455290 A JP10455290 A JP 10455290A JP 2507663 B2 JP2507663 B2 JP 2507663B2
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Description
【発明の詳細な説明】 〔概要〕 論理回路のゲートによる遅延時間などをシミュレーシ
ョンする論理シミュレーション装置に関し、 ３つの評価イベントバッファEGMを設け、出力の変化
するゲートのファンアウト先のゲートのうちの０ディレ
イ、ユニットディレイのものを別個に格納し、これらを
交代して０ディレイのゲートが無くなってから次時刻の
処理に進み、０ディレイ、ユニットディレイ混在の論理
回路のシミュレーションをパイプラインの乱れなく効率
的に行うことを目的とし、 評価対象のゲートを格納する３つの評価イベントバッ
ファEGMと、これら評価イベントバッファEGMのいずれか
１つから連続して読み出して入力した評価対象のゲート
について、出力の変化情報を生成する評価パイプライン
と、この評価パイプラインによって出力が変化すると評
価されたゲートについて、ファンアウト先のゲートを論
理回路から見つけ出すファンアウトパイプラインと、こ
のファンアウトパイプラインによって見つけ出したファ
ンアウト先のゲートについて、０ディレイのゲートであ
るか否かを判別する０ディレイ判定部とを備え、この０
ディレイ判定部によって０ディレイのゲートと判定され
たゲートおよびそれ以外のユニットディレイのゲートを
上記評価イベントバッファEGMのうちの残りの２つを別
個に順次書き込み、上記評価パイプラインに読み出して
入力するゲートが無くなったときに当該０ディレイのゲ
ートを書き込んだものから読み出して入力することを繰
り返し行い、０ディレイのゲートが無くなったときに次
時刻の処理に進むように構成する。
ョンする論理シミュレーション装置に関し、 ３つの評価イベントバッファEGMを設け、出力の変化
するゲートのファンアウト先のゲートのうちの０ディレ
イ、ユニットディレイのものを別個に格納し、これらを
交代して０ディレイのゲートが無くなってから次時刻の
処理に進み、０ディレイ、ユニットディレイ混在の論理
回路のシミュレーションをパイプラインの乱れなく効率
的に行うことを目的とし、 評価対象のゲートを格納する３つの評価イベントバッ
ファEGMと、これら評価イベントバッファEGMのいずれか
１つから連続して読み出して入力した評価対象のゲート
について、出力の変化情報を生成する評価パイプライン
と、この評価パイプラインによって出力が変化すると評
価されたゲートについて、ファンアウト先のゲートを論
理回路から見つけ出すファンアウトパイプラインと、こ
のファンアウトパイプラインによって見つけ出したファ
ンアウト先のゲートについて、０ディレイのゲートであ
るか否かを判別する０ディレイ判定部とを備え、この０
ディレイ判定部によって０ディレイのゲートと判定され
たゲートおよびそれ以外のユニットディレイのゲートを
上記評価イベントバッファEGMのうちの残りの２つを別
個に順次書き込み、上記評価パイプラインに読み出して
入力するゲートが無くなったときに当該０ディレイのゲ
ートを書き込んだものから読み出して入力することを繰
り返し行い、０ディレイのゲートが無くなったときに次
時刻の処理に進むように構成する。
本発明は、論理回路のゲートによる遅延時間などをシ
ミュレーションする論理シミュレーション装置に関する
ものである。
ミュレーションする論理シミュレーション装置に関する
ものである。
ECL（エミッタ結合回路）などのテクノロジによる論
理回路は、複数の信号をドット（配線結合）すると、O
R、ANDなどの論理を行える。このドット部分の信号遅延
時間はゲートに比して極めて小さくて０（零）遅延とみ
なせ、しかもゲート数を節約できるため、頻繁に使われ
る。シミュレーションモデル上では、これらドットによ
る論理は、ORゲート、ANDゲートとしてモデル化する
が、タイミング的に正確にシミュレーションするため
に、０ディレイモデルとしてシミュレーションする必要
がある。
理回路は、複数の信号をドット（配線結合）すると、O
R、ANDなどの論理を行える。このドット部分の信号遅延
時間はゲートに比して極めて小さくて０（零）遅延とみ
なせ、しかもゲート数を節約できるため、頻繁に使われ
る。シミュレーションモデル上では、これらドットによ
る論理は、ORゲート、ANDゲートとしてモデル化する
が、タイミング的に正確にシミュレーションするため
に、０ディレイモデルとしてシミュレーションする必要
がある。
従来のシミュレーション専用ハードウェアによるシミ
ュレーションは、第６図に示す構成（例えば特開昭63−
204441号）によって行っていた。評価すべきゲートを評
価イベントバッファEGMBから読み出して評価パイプライ
ンに入力して評価する。評価の結果、出力が変化するゲ
ートについてファンアウトパイプラインによってファン
アウト先のゲートを取り出して評価イベントバッファEG
MAに格納する。時刻が１進むと、EGMAとEGMBの役割を交
替し、繰り返し行うようにしていた。
ュレーションは、第６図に示す構成（例えば特開昭63−
204441号）によって行っていた。評価すべきゲートを評
価イベントバッファEGMBから読み出して評価パイプライ
ンに入力して評価する。評価の結果、出力が変化するゲ
ートについてファンアウトパイプラインによってファン
アウト先のゲートを取り出して評価イベントバッファEG
MAに格納する。時刻が１進むと、EGMAとEGMBの役割を交
替し、繰り返し行うようにしていた。
〔発明が解決しようとする課題〕 第６図構成によれば、ゲートの出力の変化に伴うファ
ンアウト先のゲートの評価は必ず次の時刻になり、全て
のゲートはユニットディレイで評価されることとなる。
このため、上述したドットによる０ディレイユニットで
あっても、次の時刻で評価されることとなり、０ディレ
イ、ユニットディレイ混在のシミュレーションを高速に
行えないという問題があった。また、第６図構成で強い
て０ユニットディレイについて行おうとすると、現時刻
でEGMBから評価しようとするゲートを読み出している途
中で中断し、０ディレイユニットのゲートをこれに書き
込むこととなり、パイプライン効果による連続処理が途
絶えてパイプラインの乱れを生じさせてしまい、効率良
く高速に処理し得ないという問題がある。
ンアウト先のゲートの評価は必ず次の時刻になり、全て
のゲートはユニットディレイで評価されることとなる。
このため、上述したドットによる０ディレイユニットで
あっても、次の時刻で評価されることとなり、０ディレ
イ、ユニットディレイ混在のシミュレーションを高速に
行えないという問題があった。また、第６図構成で強い
て０ユニットディレイについて行おうとすると、現時刻
でEGMBから評価しようとするゲートを読み出している途
中で中断し、０ディレイユニットのゲートをこれに書き
込むこととなり、パイプライン効果による連続処理が途
絶えてパイプラインの乱れを生じさせてしまい、効率良
く高速に処理し得ないという問題がある。
本発明は、３つの評価イベントバッファEGMを設け、
出力の変化するゲートのファンアウト先のゲートのうち
の０ディレイ、ユニットディレイのものを別個に格納
し、これらを交代して０ディレイのゲートが無くなって
から次時刻の処理に進み、０ディレイ、ユニットディレ
イ混在の論理回路のシミュレーションをパイプラインの
乱れなく効果的に行うことを目的としている。
出力の変化するゲートのファンアウト先のゲートのうち
の０ディレイ、ユニットディレイのものを別個に格納
し、これらを交代して０ディレイのゲートが無くなって
から次時刻の処理に進み、０ディレイ、ユニットディレ
イ混在の論理回路のシミュレーションをパイプラインの
乱れなく効果的に行うことを目的としている。
第１図を参照して課題を解決する手段を説明する。
第１図において、評価イベントバッファEGMは、評価
対象のゲートを格納するバッファである。
対象のゲートを格納するバッファである。
評価パイプライン２は、評価イベントバッファEGMの
いずれか１つから連続して読み出して入力した評価対象
のゲートについて、ゲートの入力のネットステータスメ
モリ６の内容を読み出し、出力が変化するか否かを評価
すると共に、出力の変化情報を生成するパイプラインで
ある。
いずれか１つから連続して読み出して入力した評価対象
のゲートについて、ゲートの入力のネットステータスメ
モリ６の内容を読み出し、出力が変化するか否かを評価
すると共に、出力の変化情報を生成するパイプラインで
ある。
ファンアウトパイプライン３は、評価パイプライン２
によって出力が変化すると評価されたゲートについて、
ファンアウト先のゲートを論理回路から見つけ出すパイ
プラインである。
によって出力が変化すると評価されたゲートについて、
ファンアウト先のゲートを論理回路から見つけ出すパイ
プラインである。
０ディレイ判定部４は、ファンアウトパイプライン３
によって見つけ出したファンアウト先のゲートについ
て、０ディレイのゲートであるか否かを判別するもので
ある。
によって見つけ出したファンアウト先のゲートについ
て、０ディレイのゲートであるか否かを判別するもので
ある。
本発明は、第１図に示すように、評価イベントバッフ
ァEGMのいずれか１つから評価対象のゲートを連続して
読み出して評価パイプライン２に入力して出力が変化す
るか否かを評価し、出力が変化すると評価されたゲート
をファンアウトパイプライン３に入力してファンアウト
先のゲートを論理回路から見つけ出し、０ディレイ判定
部４がこれら見つけ出したゲートについて０ディレイの
ゲートであるか否かを判別し、０ディレイのゲートと判
定したゲートおよびそれ以外のユニットディレィのゲー
トを評価イベントバッファEGMのうちの残りの２つに別
個に順次書き込み、評価パイプライン２に対して読み出
して入力するゲートが無くなったときに当該０ディレイ
のゲートを書き込んだものから読み出して入力すること
を繰り返し行い、０ディレイのゲートが無くなったとき
に次時刻の処理に進むようにしている。
ァEGMのいずれか１つから評価対象のゲートを連続して
読み出して評価パイプライン２に入力して出力が変化す
るか否かを評価し、出力が変化すると評価されたゲート
をファンアウトパイプライン３に入力してファンアウト
先のゲートを論理回路から見つけ出し、０ディレイ判定
部４がこれら見つけ出したゲートについて０ディレイの
ゲートであるか否かを判別し、０ディレイのゲートと判
定したゲートおよびそれ以外のユニットディレィのゲー
トを評価イベントバッファEGMのうちの残りの２つに別
個に順次書き込み、評価パイプライン２に対して読み出
して入力するゲートが無くなったときに当該０ディレイ
のゲートを書き込んだものから読み出して入力すること
を繰り返し行い、０ディレイのゲートが無くなったとき
に次時刻の処理に進むようにしている。
従って、３つの評価イベントバッファEGMを設け、出
力の変化するゲートのファンアウト先のゲートのうちの
０ディレイ、ユニットディレイのものを別個に格納し、
これらを交代して０ディレイのゲートが無くなってから
次時刻の処理に進むことにより、０ディレイ、ユニット
ディレイ混在の論理回路のシミュレーションをパイプラ
インの乱れなく効率的に行うことが可能となる。
力の変化するゲートのファンアウト先のゲートのうちの
０ディレイ、ユニットディレイのものを別個に格納し、
これらを交代して０ディレイのゲートが無くなってから
次時刻の処理に進むことにより、０ディレイ、ユニット
ディレイ混在の論理回路のシミュレーションをパイプラ
インの乱れなく効率的に行うことが可能となる。
次に、第１図から第５図を用いて本発明の１実施例の
構成および動作を順次詳細に説明する。
構成および動作を順次詳細に説明する。
第１図において、評価イベントバッファEGMは、３つ
の評価イベントバッファEGMA、EGMB、EGMCから構成さ
れ、評価対象のゲートを格納するバッファである。
の評価イベントバッファEGMA、EGMB、EGMCから構成さ
れ、評価対象のゲートを格納するバッファである。
評価パイプライン２は、各ゲートのファンイン情報お
よびゲートの出力値を計算するための真理値表などを格
納するメモリを持ち、評価イベントバッファEGMのいず
れか１つから連続して読み出して入力した評価対象のゲ
ートについて、ネットステータスメモリ（NSM）６に格
納されている各ゲートのファンインおよび出力のネット
値を参照し、ゲートの出力情報を生成するパイプライン
である。
よびゲートの出力値を計算するための真理値表などを格
納するメモリを持ち、評価イベントバッファEGMのいず
れか１つから連続して読み出して入力した評価対象のゲ
ートについて、ネットステータスメモリ（NSM）６に格
納されている各ゲートのファンインおよび出力のネット
値を参照し、ゲートの出力情報を生成するパイプライン
である。
ファンアウトパイプライン３は、ファンアウト情報を
格納するメモリ（第４図（ロ））を持ち、評価パイプラ
イン２によって出力が変化すると評価されたゲートにつ
いて、上記第４図（ロ）のメモリを参照してファンアウ
ト先のゲートを論理回路から見つけ出すパイプラインで
ある。
格納するメモリ（第４図（ロ））を持ち、評価パイプラ
イン２によって出力が変化すると評価されたゲートにつ
いて、上記第４図（ロ）のメモリを参照してファンアウ
ト先のゲートを論理回路から見つけ出すパイプラインで
ある。
０ディレイ判定部４は、ファンアウトパイプライン３
によって見つけ出したゲートについて、０ディレイのゲ
ートであるか否かを判別（例えば第４図（ロ）ファンア
ウトテーブルのディレイ値を参照して判別）するもので
ある。これら判別した０ディレイのゲート、それ以外の
ユニットディレイのゲートを別個の評価イベントバッフ
ァEGMに書き込む。
によって見つけ出したゲートについて、０ディレイのゲ
ートであるか否かを判別（例えば第４図（ロ）ファンア
ウトテーブルのディレイ値を参照して判別）するもので
ある。これら判別した０ディレイのゲート、それ以外の
ユニットディレイのゲートを別個の評価イベントバッフ
ァEGMに書き込む。
EGM制御部５は、０ディレイ判定部４によって０ディ
レイのゲートおよびユニットディレイのゲートと判別さ
れたものを別個に評価イベントバッファEGMに格納する
ものである。
レイのゲートおよびユニットディレイのゲートと判別さ
れたものを別個に評価イベントバッファEGMに格納する
ものである。
ネットステータスメモリ（NSM）６は、評価パイプラ
イン２によってゲートの出力の変化情報を生成するため
に用いる。各ゲートの出力値およびファンインのネット
値を保持するメモリである（第４図（イ））。
イン２によってゲートの出力の変化情報を生成するため
に用いる。各ゲートの出力値およびファンインのネット
値を保持するメモリである（第４図（イ））。
ニューイベントメモリ７は、出力が変化すると評価さ
れたゲートを一時的に格納するものである。ここに格納
したゲートについて、ネットステータスメモリ６中の該
当するデータを更新する。
れたゲートを一時的に格納するものである。ここに格納
したゲートについて、ネットステータスメモリ６中の該
当するデータを更新する。
第２図は、本発明のシステム構成図を示す。これは、
通信ネットワーク（ET）を介して接続されたマルチプロ
セッサPE0ないしPEnが、第１図構成をそれぞれ持ち、並
列に論理シミュレーションを高速に行う場合のシステム
構成図である。ここで、 入力パターンプロセッサ（IP）は、シミュレーション
しようとする入力パターンを各プロセッサPE0ないしPEn
に送るものである。
通信ネットワーク（ET）を介して接続されたマルチプロ
セッサPE0ないしPEnが、第１図構成をそれぞれ持ち、並
列に論理シミュレーションを高速に行う場合のシステム
構成図である。ここで、 入力パターンプロセッサ（IP）は、シミュレーション
しようとする入力パターンを各プロセッサPE0ないしPEn
に送るものである。
出力パターンプロセッサ（OP）は、シミュレーション
結果であるシミュレーションモデル上の信号変化を、各
プロセッサPE0ないしPEnから受け取るものである。
結果であるシミュレーションモデル上の信号変化を、各
プロセッサPE0ないしPEnから受け取るものである。
制御プロセッサ（CP）は、各プロセッサ間の同期をと
り、時刻の管理を行うものである。
り、時刻の管理を行うものである。
信号線STAは、制御プロセッサ（CP）が各プロセッサ
に対してシミュレーション開始を指示するものである。
に対してシミュレーション開始を指示するものである。
信号線ENDは、評価イベントバッファEGMのいずれか１
つから連続して読みだして評価パイプライン２に入力す
るゲートが無くなったときに、プロセッサPE0ないしPEn
がONとするものである。
つから連続して読みだして評価パイプライン２に入力す
るゲートが無くなったときに、プロセッサPE0ないしPEn
がONとするものである。
信号線ZENDは、評価イベントバッファEGMのいずれに
も０ディレイのゲートが無くなったときに、ONとするも
のである。信号線ENDおよび信号線ZENDがともにONとす
ると、現時刻における一連の処理を終了し、次時刻の処
理に移る。
も０ディレイのゲートが無くなったときに、ONとするも
のである。信号線ENDおよび信号線ZENDがともにONとす
ると、現時刻における一連の処理を終了し、次時刻の処
理に移る。
信号線NTSは、次の時刻の処理の開始を指示するもの
である。この際、併せて信号線STAを送出して開始さ
せ、いままでユニットディレイを収集していた評価イベ
ントバッファEGMからゲートを放出し、シミュレーショ
ンを開始する。
である。この際、併せて信号線STAを送出して開始さ
せ、いままでユニットディレイを収集していた評価イベ
ントバッファEGMからゲートを放出し、シミュレーショ
ンを開始する。
次に、第３図回路モデル例について、第１図、第２図
構成のもとで論理シミュレーションを行う場合の処理を
第５図に示す順序に従い、具体的に説明する。
構成のもとで論理シミュレーションを行う場合の処理を
第５図に示す順序に従い、具体的に説明する。
第３図は、回路モデル例を示す。この回路モデルのPE
0、PE1の部分を第２図プロセッサPE0、PE1にそれぞれ割
り当てる。図中の“0"はドット（配線結合）などによる
０（零）ディレイの部分（以下これも含めてゲートとい
う）を表し、“1"がユニットディレイのゲートを表す。
0、PE1の部分を第２図プロセッサPE0、PE1にそれぞれ割
り当てる。図中の“0"はドット（配線結合）などによる
０（零）ディレイの部分（以下これも含めてゲートとい
う）を表し、“1"がユニットディレイのゲートを表す。
第４図（イ）は、評価用のテーブルを示す。これは、
第１図評価パイプライン２が評価対象のゲートについ
て、出力が変化するか否かを評価するためのデータ例を
示し、上段の部分は評価パイプライン２に内蔵するメモ
リに保持し、下段の部分はネットステータスメモリ６に
保持する。
第１図評価パイプライン２が評価対象のゲートについ
て、出力が変化するか否かを評価するためのデータ例を
示し、上段の部分は評価パイプライン２に内蔵するメモ
リに保持し、下段の部分はネットステータスメモリ６に
保持する。
第４図（ロ）は、ファンアウト用のテーブルを示す。
これは、第１図ファンアウトパイプライン３が、ゲート
のファンアウト先のゲートを見つけたり、更に０ディレ
イ判定部４が０ディレイのゲートを判定したりするため
のデータ例を示し、ファンアウトパイプライン３に内蔵
するメモリに保持する。
これは、第１図ファンアウトパイプライン３が、ゲート
のファンアウト先のゲートを見つけたり、更に０ディレ
イ判定部４が０ディレイのゲートを判定したりするため
のデータ例を示し、ファンアウトパイプライン３に内蔵
するメモリに保持する。
第５図において、S0ないしS4・・・は、EGMのいずれ
か１つから交代する態様で評価対象のゲートを順次連続
して取り出して評価パイプライン２によって処理などす
る一連の処理単位を表し、０ディレイのゲートがなくな
ったときにユニットタイムを１つ進め、次時刻の処理を
行う。ここで、 CP:第２図制御プロセッサ STA:各プロセッサに対するシミュレーション開始指令 NST:EGMA、EGMB、EGMCの役割を交代し、次時刻の評価対
象のゲートを取り出して評価パイプライン２に入力する
指令 END:EGM（ゲートを読みだし、評価パイプライン２に入
力しているEGMA、EGMB、EGMC）が空になった旨の信号 ZEDN:EGMA、EGMB、EGMCの全てに０ディレイが空になっ
た旨の信号 IP:第２図入力パターンプロセッサ PE0、PE1:第１図構成を持つプロセッサを表す。以下説
明する。
か１つから交代する態様で評価対象のゲートを順次連続
して取り出して評価パイプライン２によって処理などす
る一連の処理単位を表し、０ディレイのゲートがなくな
ったときにユニットタイムを１つ進め、次時刻の処理を
行う。ここで、 CP:第２図制御プロセッサ STA:各プロセッサに対するシミュレーション開始指令 NST:EGMA、EGMB、EGMCの役割を交代し、次時刻の評価対
象のゲートを取り出して評価パイプライン２に入力する
指令 END:EGM（ゲートを読みだし、評価パイプライン２に入
力しているEGMA、EGMB、EGMC）が空になった旨の信号 ZEDN:EGMA、EGMB、EGMCの全てに０ディレイが空になっ
た旨の信号 IP:第２図入力パターンプロセッサ PE0、PE1:第１図構成を持つプロセッサを表す。以下説
明する。
S0:CPがSTAを各プロセッサ（IP、PE0、PE1）に通知し、
開始指示を与える。
開始指示を与える。
:IPから第３図回路モデルの入力ピンPIについて通信
ネットワークを介して通知を受けたPE0のファンアウト
パイプライン３が当該PIのファンアウト先のゲートを第
３図回路モデルの第４図（ロ）ファンアウト用のテーブ
ルなどからに示すように“Ａ、A1、B"として見つけ出
す。この見つけ出した“Ａ、A1、B"のうち、第１図０デ
ィレイ判定部４が第４図（ロ）テーブルを参照して０デ
ィレイの“Ａ、A1"を例てばEGMBに格納し、ユニットデ
ィレイの“B"をEGMAに格納する。
ネットワークを介して通知を受けたPE0のファンアウト
パイプライン３が当該PIのファンアウト先のゲートを第
３図回路モデルの第４図（ロ）ファンアウト用のテーブ
ルなどからに示すように“Ａ、A1、B"として見つけ出
す。この見つけ出した“Ａ、A1、B"のうち、第１図０デ
ィレイ判定部４が第４図（ロ）テーブルを参照して０デ
ィレイの“Ａ、A1"を例てばEGMBに格納し、ユニットデ
ィレイの“B"をEGMAに格納する。
：で通知を受けたPIの値を更新する。
：で０ディレイの"A、A1"を格納したEGMBからこれ
らを順次取り出してPE0の評価パイプライン２に入力
し、当該“Ａ、A1"の出力が変化するか否かを評価、こ
こでは変化すると評価する。
らを順次取り出してPE0の評価パイプライン２に入力
し、当該“Ａ、A1"の出力が変化するか否かを評価、こ
こでは変化すると評価する。
：で変化すると評価されたＡの値を更新する。
:PE0では０ディレイのゲートがなくなったので、評価
を行わず、PE1の処理が終わるのを待つ。
を行わず、PE1の処理が終わるのを待つ。
：次時刻の処理を開始するために、のファンアウト
先のゲートのうちのユニットディレイのＢを格納したEG
MAから当該Ｂを取り出して評価パイプライン２に入力し
て評価、ここではＢの出力が変化すると評価する。
先のゲートのうちのユニットディレイのＢを格納したEG
MAから当該Ｂを取り出して評価パイプライン２に入力し
て評価、ここではＢの出力が変化すると評価する。
：と同様に、PE0のファンアウトパイプライン３が
当該Ｂのファンアウト先のゲートを第３図回路モデルの
第４図（ロ）ファンアウト用のテーブルからに示すよ
うに“Ｅ、F"として見つけ出す。この見つけ出した
“Ｅ、F"のうち、第１図０ディレイ判定部４が第４図
（ロ）テーブルを参照して０ディレイの“E"を例えばEG
MCに格納し、ユニットディレイの“B"をEGMBに格納す
る。以下同様に繰り返す。
当該Ｂのファンアウト先のゲートを第３図回路モデルの
第４図（ロ）ファンアウト用のテーブルからに示すよ
うに“Ｅ、F"として見つけ出す。この見つけ出した
“Ｅ、F"のうち、第１図０ディレイ判定部４が第４図
（ロ）テーブルを参照して０ディレイの“E"を例えばEG
MCに格納し、ユニットディレイの“B"をEGMBに格納す
る。以下同様に繰り返す。
一方、PE1の処理を説明する。
：で変化すると評価された“Ａ、A1"について通信
ネットワークを介して通知を受けたPE1のファンアウト
パイプライン３が当該“Ａ、A1"のファンアウト先のゲ
ートを第３図回路モデルからに示すように“Ｃ、D"と
して見つけ出す。この見つけ出した“Ｃ、D"のうち、第
１図０ディレイ判定部４が“C"を０ディレイと判定して
例えばEGMCに格納し、“B"をユニットディレイと判定し
てEGMBに格納する。
ネットワークを介して通知を受けたPE1のファンアウト
パイプライン３が当該“Ａ、A1"のファンアウト先のゲ
ートを第３図回路モデルからに示すように“Ｃ、D"と
して見つけ出す。この見つけ出した“Ｃ、D"のうち、第
１図０ディレイ判定部４が“C"を０ディレイと判定して
例えばEGMCに格納し、“B"をユニットディレイと判定し
てEGMBに格納する。
：で通知を受けたA1の値を更新する。
：で０ディレイの“C"を格納したEGMCからこれを取
り出してPB1の評価パイプライン２に入力し、当該“C"
の出力が変化するか否かを評価、ここでは変化すると評
価する。
り出してPB1の評価パイプライン２に入力し、当該“C"
の出力が変化するか否かを評価、ここでは変化すると評
価する。
：で変化すると評価された“C"についてファンアウ
トパイプライン３が当該“C"のファンアウト先のゲート
を第３図回路モデルからに示すように“G"として見つ
け出す。この見つけ出した“G"を第１図０ディレイ判定
部４が０ディレイか否かを判定し、ここでは０ディレイ
でないと判定し、例えばEGMBに格納する。
トパイプライン３が当該“C"のファンアウト先のゲート
を第３図回路モデルからに示すように“G"として見つ
け出す。この見つけ出した“G"を第１図０ディレイ判定
部４が０ディレイか否かを判定し、ここでは０ディレイ
でないと判定し、例えばEGMBに格納する。
は、次時刻の処理を行うために、、のファンアウ
ト先のゲートのうちのユニットディレイのＤ、Ｇを格納
したEGMBから当該Ｄ、Ｇを順次取り出して評価パイプラ
イン２に入力して評価、ここではＤ、Ｇの出力が変化す
ると評価する。
ト先のゲートのうちのユニットディレイのＤ、Ｇを格納
したEGMBから当該Ｄ、Ｇを順次取り出して評価パイプラ
イン２に入力して評価、ここではＤ、Ｇの出力が変化す
ると評価する。
以上のように、第３図回路モデルで、入力ピンPIから
初めてファンアウト先のゲートのうちの０ディレイのゲ
ートとユニットディレイのゲートとを別個のEGMに格納
し、このうちの０ディレイのゲートを格納したEGMから
取り出したゲートを評価パイプライン２に入力し、出力
が変化するゲートについてファンアウトパイプライン３
に入力してファンアウト先のゲートを求め、同様にこの
うちの０ディレイのゲートとユニットディレイのゲート
とを別個に交代する態様でEGMに格納し、０ディレイの
ゲートがなくなるまで繰り返し行うことにより、０ディ
レイおよびユニットディレイの両者が混在する論理回路
のシミュレーションについて、パイプライン処理を乱す
ことなく、効率良好に行うことが可能となる。
初めてファンアウト先のゲートのうちの０ディレイのゲ
ートとユニットディレイのゲートとを別個のEGMに格納
し、このうちの０ディレイのゲートを格納したEGMから
取り出したゲートを評価パイプライン２に入力し、出力
が変化するゲートについてファンアウトパイプライン３
に入力してファンアウト先のゲートを求め、同様にこの
うちの０ディレイのゲートとユニットディレイのゲート
とを別個に交代する態様でEGMに格納し、０ディレイの
ゲートがなくなるまで繰り返し行うことにより、０ディ
レイおよびユニットディレイの両者が混在する論理回路
のシミュレーションについて、パイプライン処理を乱す
ことなく、効率良好に行うことが可能となる。
以上説明したように、本発明によれば、３つの評価イ
ベントバッファEGMを設け、出力が変化するゲートのフ
ァンアウト先のゲートのうちの０ディレイ、ユニットデ
ィレイを別個の評価イベントバッファEGMに格納し、こ
れら評価イベントバッファEGMを交代して０ディレイの
ゲートが無くなるまでパイプライン処理を行う構成を採
用しているため、０ディレイ、ユニットディレイ混在の
論理回路のシミュレーションをパイプラインの乱れなく
処理でき、効率的、オーバーヘッドなく、かつ高速に論
理シミュレーションを行うことができる。
ベントバッファEGMを設け、出力が変化するゲートのフ
ァンアウト先のゲートのうちの０ディレイ、ユニットデ
ィレイを別個の評価イベントバッファEGMに格納し、こ
れら評価イベントバッファEGMを交代して０ディレイの
ゲートが無くなるまでパイプライン処理を行う構成を採
用しているため、０ディレイ、ユニットディレイ混在の
論理回路のシミュレーションをパイプラインの乱れなく
処理でき、効率的、オーバーヘッドなく、かつ高速に論
理シミュレーションを行うことができる。
第１図は本発明の１実施例構成図、第２図は本発明のシ
ステム構成図、第３図は回路モデル例、第４図は本発明
に係る回路モデル表現用メモリ例、第５図は本発明に係
る０ディレイゲートの処理タイムチャート、第６図は従
来技術の説明図を示す。 図中、２は評価パイプライン、３はファンアウトパイプ
ライン、４は０ディレイ判定部、５はEGM制御部、６は
ネットステータスメモリ、７はニューイベントメモリ、
EGMは評価イベントバッファを表す。
ステム構成図、第３図は回路モデル例、第４図は本発明
に係る回路モデル表現用メモリ例、第５図は本発明に係
る０ディレイゲートの処理タイムチャート、第６図は従
来技術の説明図を示す。 図中、２は評価パイプライン、３はファンアウトパイプ
ライン、４は０ディレイ判定部、５はEGM制御部、６は
ネットステータスメモリ、７はニューイベントメモリ、
EGMは評価イベントバッファを表す。
Claims (1)
- 【請求項１】論理回路のゲートによる遅延時間などをシ
ミュレーションする論理シミュレーション装置におい
て、 評価対象のゲートを格納する３つの評価イベントバッフ
ァEGMと、 これら評価イベントバッファEGMのいずれか１つから連
続して読み出して入力した評価対象のゲートについて、
出力の変化情報を生成する評価パイプライン（２）と、 この評価パイプライン（２）によって出力が変化すると
評価されたゲートについて、ファンアウト先のゲートを
論理回路から見つけ出すファンアウトパイプライン
（３）と、 このファンアウトパイプライン（３）によって見つけ出
したファンアウト先のゲートについて、０ディレイのゲ
ートであるか否かを判別する０ディレイ判定部（４）と
を備え、 この０ディレイ判定部（４）によって０ディレイのゲー
トと判定されたゲートおよびそれ以外のユニットディレ
イのゲートを上記評価イベントバッファEGMのうちの残
りの２つに別個に順次書き込み、上記評価パイプライン
（２）に読み出して入力するゲートが無くなったときに
当該０ディレイのゲートを書き込んだものから読み出し
て入力することを繰り返し行い、０ディレイのゲートが
無くなったときに次時刻の処理に進むように構成したこ
とを特徴とする論理シミュレーション装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104552A JP2507663B2 (ja) | 1990-04-20 | 1990-04-20 | 論理シミュレ―ション装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2104552A JP2507663B2 (ja) | 1990-04-20 | 1990-04-20 | 論理シミュレ―ション装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH043229A JPH043229A (ja) | 1992-01-08 |
| JP2507663B2 true JP2507663B2 (ja) | 1996-06-12 |
Family
ID=14383637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2104552A Expired - Fee Related JP2507663B2 (ja) | 1990-04-20 | 1990-04-20 | 論理シミュレ―ション装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2507663B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010037838A1 (de) | 2009-09-29 | 2011-03-31 | Minebea Co., Ltd. | Anisotroper Kunstharz-Verbundmagnet auf Seltenerd-Eisen Basis |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0598149B1 (en) * | 1992-11-12 | 2000-01-19 | Fujitsu Limited | Hardware logic simulator |
| GB9700798D0 (en) * | 1997-01-16 | 1997-03-05 | Int Computers Ltd | Digital system simulation |
-
1990
- 1990-04-20 JP JP2104552A patent/JP2507663B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102010037838A1 (de) | 2009-09-29 | 2011-03-31 | Minebea Co., Ltd. | Anisotroper Kunstharz-Verbundmagnet auf Seltenerd-Eisen Basis |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH043229A (ja) | 1992-01-08 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |