JP3144950B2 - 論理シミュレーション方式 - Google Patents
論理シミュレーション方式Info
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
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- Computer Hardware Design (AREA)
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- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、論理シミュレータを使
用して順次処理記述を使用して設計された論理回路の論
理検証を行うための論理シミュレーション方式に関す
る。
用して順次処理記述を使用して設計された論理回路の論
理検証を行うための論理シミュレーション方式に関す
る。
【０００２】近年、論理回路の記述において従来のネッ
トリストのみの記述に加えて、その機能、またはその回
路への入力パターンの記述等に順次処理記述が広範に使
用されるようになった。論理の検証に要する時間は対象
となる回路の規模の増大に応じて増加しており、その短
縮が要求されている。
トリストのみの記述に加えて、その機能、またはその回
路への入力パターンの記述等に順次処理記述が広範に使
用されるようになった。論理の検証に要する時間は対象
となる回路の規模の増大に応じて増加しており、その短
縮が要求されている。
【０００３】
【従来の技術】従来のネットリストにより記述されてい
たこれらの回路の論理検証の期間短縮は、論理シミュレ
ーションの実行速度を専用の高速な単位遅延イベントド
リブン論理シミュレータによって加速することで実現さ
れていた。しかし、この専用マシンはネットリストのみ
しかシミュレーションできないため、機能記述で設計さ
れた論理回路の検証ではネットリストで記述された部分
のみを抽出してシミュレーションするか、或いは回路合
成技術などを使用して全ての記述をネットリストに置き
換え、論理シミュレーションを実行する必要があった。
たこれらの回路の論理検証の期間短縮は、論理シミュレ
ーションの実行速度を専用の高速な単位遅延イベントド
リブン論理シミュレータによって加速することで実現さ
れていた。しかし、この専用マシンはネットリストのみ
しかシミュレーションできないため、機能記述で設計さ
れた論理回路の検証ではネットリストで記述された部分
のみを抽出してシミュレーションするか、或いは回路合
成技術などを使用して全ての記述をネットリストに置き
換え、論理シミュレーションを実行する必要があった。
【０００４】
【発明が解決しようとする課題】このように機能レベル
で記述され、かつ順次処理記述を用いて設計された論理
回路に対する論理シミュレーションにおいては専用のシ
ミュレータを使用することができず、論理検証に要する
時間を短縮できないという問題点があった。
で記述され、かつ順次処理記述を用いて設計された論理
回路に対する論理シミュレーションにおいては専用のシ
ミュレータを使用することができず、論理検証に要する
時間を短縮できないという問題点があった。
【０００５】本発明は、従来から用いられている単一遅
延イベントドリブン論理シミュレータを使用して、順次
処理記述で設計された論理回路のシミュレーションを高
速に実行することである。
延イベントドリブン論理シミュレータを使用して、順次
処理記述で設計された論理回路のシミュレーションを高
速に実行することである。
【０００６】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図である。同図は順次処理記述により設計された論
理回路の検証を行うための論理シミュレーション方式の
原理ブロック図である。
ック図である。同図は順次処理記述により設計された論
理回路の検証を行うための論理シミュレーション方式の
原理ブロック図である。
【０００７】図１において、論理素子の集合１は順次処
理形式で記述された複数の演算のそれぞれを実行するも
のである。また演算制御手段２は論理素子の集合１のそ
れぞれに対して備えられ、対応する論理素子の集合１に
よって行われる演算の開始の制御と終了の判定を行うも
のである。
理形式で記述された複数の演算のそれぞれを実行するも
のである。また演算制御手段２は論理素子の集合１のそ
れぞれに対して備えられ、対応する論理素子の集合１に
よって行われる演算の開始の制御と終了の判定を行うも
のである。
【０００８】そして演算制御手段２が、対応する論理素
子の集合１による演算の終了の判定後に、次の順序の演
算を行う論理素子の集合１に対応する演算制御手段２に
対して演算終了を示すイベントを送ることによって、次
の順序の演算が行われる。
子の集合１による演算の終了の判定後に、次の順序の演
算を行う論理素子の集合１に対応する演算制御手段２に
対して演算終了を示すイベントを送ることによって、次
の順序の演算が行われる。
【０００９】
【作用】 本発明においては順次処理される複数の演算
のそれぞれを実行する論理素子の各集合１に対して演算
制御手段２が備えられ、任意の位置の論理素子の集合１
による演算は、それに対応する演算制御手段２に対して
１つ前の演算を行う論理素子の集合１に対応する演算制
御手段２からイベントが送られることによって開始され
る。このイベントが送られるまでは素子集合１では入力
端子から入力される被演算数の入力値更新のみしか行わ
れない。
のそれぞれを実行する論理素子の各集合１に対して演算
制御手段２が備えられ、任意の位置の論理素子の集合１
による演算は、それに対応する演算制御手段２に対して
１つ前の演算を行う論理素子の集合１に対応する演算制
御手段２からイベントが送られることによって開始され
る。このイベントが送られるまでは素子集合１では入力
端子から入力される被演算数の入力値更新のみしか行わ
れない。
【００１０】これによって順次処理記述によって設計さ
れた論理回路のシミュレーションにおいて、ある時点で
行われる演算は順次処理記述中の１つの演算のみに限ら
れ、順次処理記述された複数の演算はその順序が保たれ
た形式で次々と実行されることになる。
れた論理回路のシミュレーションにおいて、ある時点で
行われる演算は順次処理記述中の１つの演算のみに限ら
れ、順次処理記述された複数の演算はその順序が保たれ
た形式で次々と実行されることになる。
【００１１】本発明において演算制御手段２は、例えば
複数個の直列に接続されたイベント伝達用素子によって
構成される。この素子の個数は、対応する演算を行う論
理素子の集合１の全体の入力から出力までの経路のうち
で最大個数の直列素子を有する経路内の論理素子の数と
等しく、そして演算制御手段２は順序が１つ前の演算を
行う論理素子の集合１に対応する演算制御手段２から演
算終了を示すイベントを受け取った後に、これらのイベ
ント伝達用素子のうちの最終段の素子の出力によって演
算終了を判定する。
複数個の直列に接続されたイベント伝達用素子によって
構成される。この素子の個数は、対応する演算を行う論
理素子の集合１の全体の入力から出力までの経路のうち
で最大個数の直列素子を有する経路内の論理素子の数と
等しく、そして演算制御手段２は順序が１つ前の演算を
行う論理素子の集合１に対応する演算制御手段２から演
算終了を示すイベントを受け取った後に、これらのイベ
ント伝達用素子のうちの最終段の素子の出力によって演
算終了を判定する。
【００１２】また演算制御手段２をカウンタ手段と比較
手段とによって構成することもできる。カウンタ手段は
演算制御手段２に対応する演算の開始と同時にカウント
を開始するものであり、また比較手段は対応する演算を
行う論理素子の集合１の全体の入力から出力までの経路
のうち最大個数の直列素子を有する経路内のその個数の
素子の全体の動作時間を示す設定値とカウンタ手段の計
数結果とを比較し、カウンタ手段の計数結果がその設定
値に達した時演算終了を判定するものである。
手段とによって構成することもできる。カウンタ手段は
演算制御手段２に対応する演算の開始と同時にカウント
を開始するものであり、また比較手段は対応する演算を
行う論理素子の集合１の全体の入力から出力までの経路
のうち最大個数の直列素子を有する経路内のその個数の
素子の全体の動作時間を示す設定値とカウンタ手段の計
数結果とを比較し、カウンタ手段の計数結果がその設定
値に達した時演算終了を判定するものである。
【００１３】更に本発明の論理シミュレーションは、例
えば論理素子の集合１を構成する論理素子の１個の評価
に要する時間を単位遅延とする単位遅延イベントドリブ
ン論理シミュレータによって実行される。
えば論理素子の集合１を構成する論理素子の１個の評価
に要する時間を単位遅延とする単位遅延イベントドリブ
ン論理シミュレータによって実行される。
【００１４】
【実施例】図２は順次処理記述中の各演算のネットリス
トによる実現方式の説明図である。同図（ａ）におい
て、１１は順次処理記述中の１つの演算に対応する部分
回路であり、１２は図１の演算制御手段２に対応し、演
算の終了を判定する素子の集合を示す。また１３は図１
の論理素子の集合１に相当し、順次処理記述中の１つの
演算を実現するための素子の集合である。
トによる実現方式の説明図である。同図（ａ）におい
て、１１は順次処理記述中の１つの演算に対応する部分
回路であり、１２は図１の演算制御手段２に対応し、演
算の終了を判定する素子の集合を示す。また１３は図１
の論理素子の集合１に相当し、順次処理記述中の１つの
演算を実現するための素子の集合である。
【００１５】またネットを示す線の種類として、実線は
入力値の更新と出力値の評価の更新を伝えるイベント、
点線は入力値更新のみを伝えるイベント、２点鎖線は出
力値評価更新のみを伝えるイベントを示す。１４はこの
部分回路に対して演算実行を命令するイベントの入力端
子、１５は他の部分回路に対して演算実行を命令するイ
ベントの出力端子、１６は演算を実行する素子の集合１
３が必要とする被演算数の入力端子、１７は素子集合１
３の演算結果を出力する出力端子である。
入力値の更新と出力値の評価の更新を伝えるイベント、
点線は入力値更新のみを伝えるイベント、２点鎖線は出
力値評価更新のみを伝えるイベントを示す。１４はこの
部分回路に対して演算実行を命令するイベントの入力端
子、１５は他の部分回路に対して演算実行を命令するイ
ベントの出力端子、１６は演算を実行する素子の集合１
３が必要とする被演算数の入力端子、１７は素子集合１
３の演算結果を出力する出力端子である。
【００１６】図２（ｂ）は演算の終了を判定する素子の
集合１２の実施例である。同図は対応する１つの演算を
実現するための素子の集合１３における演算終了を、直
列に接続された複数個のイベント伝達用素子を用いて判
定するものである。これらのイベント伝達用素子の個数
は、対応する素子の集合１３の内部の入力から出力まで
の経路のうちで、最大個数の直列素子を有する経路にお
けるその最大個数と等しい。
集合１２の実施例である。同図は対応する１つの演算を
実現するための素子の集合１３における演算終了を、直
列に接続された複数個のイベント伝達用素子を用いて判
定するものである。これらのイベント伝達用素子の個数
は、対応する素子の集合１３の内部の入力から出力まで
の経路のうちで、最大個数の直列素子を有する経路にお
けるその最大個数と等しい。
【００１７】図２（ｂ）において、演算終了判定用の素
子集合１２はインバータ２０、およびそれに直列に接続
された５つのバッファ２１〜２５から構成されている。
インバータ２０への２つの入力のうち、２点鎖線の入力
は順序が１つ前の演算に対応する演算終了判定用素子集
合１２から出力される演算実行を命令するイベント、す
なわち出力値評価更新のイベントが入力される経路を示
す。またインバータ２０の出力端子から入力側に接続さ
れている点線は現在の出力の値を新しい入力の値とする
ことを意味する。インバータ２０に対して出力値評価更
新のイベント、すなわち２点鎖線の入力が与えられると
インバータ２０の現在の出力値の反転した値が新しい出
力値となる。またこの新しい出力値がインバータ２０の
入力値となるように入力の更新がなされる。すなわちイ
ンバータ２０は出力値評価更新のイベントを受け取るた
びにその出力値を反転するものであり、結果的にイベン
トをバッファ２１に出力することになる。
子集合１２はインバータ２０、およびそれに直列に接続
された５つのバッファ２１〜２５から構成されている。
インバータ２０への２つの入力のうち、２点鎖線の入力
は順序が１つ前の演算に対応する演算終了判定用素子集
合１２から出力される演算実行を命令するイベント、す
なわち出力値評価更新のイベントが入力される経路を示
す。またインバータ２０の出力端子から入力側に接続さ
れている点線は現在の出力の値を新しい入力の値とする
ことを意味する。インバータ２０に対して出力値評価更
新のイベント、すなわち２点鎖線の入力が与えられると
インバータ２０の現在の出力値の反転した値が新しい出
力値となる。またこの新しい出力値がインバータ２０の
入力値となるように入力の更新がなされる。すなわちイ
ンバータ２０は出力値評価更新のイベントを受け取るた
びにその出力値を反転するものであり、結果的にイベン
トをバッファ２１に出力することになる。
【００１８】これに対してバッファ２１〜２５は入力結
果をそのまま出力するものであるが、これらのバッファ
およびインバータ２０のそれぞれの動作の遅延時間は演
算を実行する素子の集合１３の内部の１つの素子の遅延
時間と等しく、インバータ２０に対して出力値評価更新
のイベントが伝えられてからバッファ２５から次の部分
回路１１に対して出力値評価更新のイベント、すなわち
１５が出力されるまでの全体の遅延時間は対応する素子
集合１３における演算所要時間と等しく、演算終了判定
用素子集合１２は対応する演算実行用素子集合１３にお
ける演算の終了を判定するものとなる。なおこの例でバ
ッファ２１〜２５をすべてインバータで置き換えても同
様の動作が可能である。
果をそのまま出力するものであるが、これらのバッファ
およびインバータ２０のそれぞれの動作の遅延時間は演
算を実行する素子の集合１３の内部の１つの素子の遅延
時間と等しく、インバータ２０に対して出力値評価更新
のイベントが伝えられてからバッファ２５から次の部分
回路１１に対して出力値評価更新のイベント、すなわち
１５が出力されるまでの全体の遅延時間は対応する素子
集合１３における演算所要時間と等しく、演算終了判定
用素子集合１２は対応する演算実行用素子集合１３にお
ける演算の終了を判定するものとなる。なおこの例でバ
ッファ２１〜２５をすべてインバータで置き換えても同
様の動作が可能である。
【００１９】図２（ｃ）は演算終了判定用素子集合１２
の他の実施例である。同図において、演算終了判定用素
子集合はインバータ２６、カウンタ２７、比較器２８、
および図３で説明するように入力値が‘１’である時に
出力値評価更新イベントを受け取ると出力値を反転する
素子集合２９とから構成されている。
の他の実施例である。同図において、演算終了判定用素
子集合はインバータ２６、カウンタ２７、比較器２８、
および図３で説明するように入力値が‘１’である時に
出力値評価更新イベントを受け取ると出力値を反転する
素子集合２９とから構成されている。
【００２０】インバータ２６は、図２（ｂ）におけるイ
ンバータ２０と同様に、２点鎖線で表される出力値評価
更新イベントを受け取るたびにその出力値を反転するも
のである。出力値の初期値は‘１’であり、図２（ａ）
の入力端子１４から出力値評価更新イベントが伝わると
その出力値は‘０’となる。
ンバータ２０と同様に、２点鎖線で表される出力値評価
更新イベントを受け取るたびにその出力値を反転するも
のである。出力値の初期値は‘１’であり、図２（ａ）
の入力端子１４から出力値評価更新イベントが伝わると
その出力値は‘０’となる。
【００２１】これによってカウンタ２７はカウントを開
始し、その出力は比較器２８によってあらかじめ設定さ
れた定数値と比較される。この定数値は、例えば図２
（ｂ）におけるイベント伝達用素子の個数に対応する遅
延時間を表すものであり、カウンタ２７の出力がこの定
数値に達すると比較器２８から‘１’が出力され、図３
で説明するように出力値評価更新イベントを受け取るこ
とにより素子集合２９の出力値が‘０’から‘１’に反
転され、その結果は出力値評価更新イベント、すなわち
演算開始命令として他の部分回路に出力されると共にイ
ンバータ２６にも送られ、その結果カウンタ２７のカウ
ント動作は停止する。なおこの例においてカウンタ２７
をあらかじめ設定された定数値からカウントダウンする
ダウンカウンタとすることも可能である。その場合には
比較器２８はカウンタの出力を‘０’と比較することに
なる。
始し、その出力は比較器２８によってあらかじめ設定さ
れた定数値と比較される。この定数値は、例えば図２
（ｂ）におけるイベント伝達用素子の個数に対応する遅
延時間を表すものであり、カウンタ２７の出力がこの定
数値に達すると比較器２８から‘１’が出力され、図３
で説明するように出力値評価更新イベントを受け取るこ
とにより素子集合２９の出力値が‘０’から‘１’に反
転され、その結果は出力値評価更新イベント、すなわち
演算開始命令として他の部分回路に出力されると共にイ
ンバータ２６にも送られ、その結果カウンタ２７のカウ
ント動作は停止する。なおこの例においてカウンタ２７
をあらかじめ設定された定数値からカウントダウンする
ダウンカウンタとすることも可能である。その場合には
比較器２８はカウンタの出力を‘０’と比較することに
なる。
【００２２】図３は条件分岐のネットリストによる実現
方式の説明図である。同図（ａ）において、２９Ａは入
力の値が‘１’の時にのみ出力値評価更新イベントに対
応すしてイベントを出力する素子の集合である。順次処
理記述中の条件分岐は、各条件に対応して演算を実行す
る部分回路の先頭にこの素子集合３０を付加することに
よって実現される。この素子集合３０は、ある条件式に
よって与えられる値が‘１’である時のみ、その条件に
対応する部分回路に演算実行を命令するイベントを送る
ために、条件式に該当する部分回路のみがイベントを受
け取り、その他の部分回路はイベントを受け取ることは
ないため演算が実行されないことになる。
方式の説明図である。同図（ａ）において、２９Ａは入
力の値が‘１’の時にのみ出力値評価更新イベントに対
応すしてイベントを出力する素子の集合である。順次処
理記述中の条件分岐は、各条件に対応して演算を実行す
る部分回路の先頭にこの素子集合３０を付加することに
よって実現される。この素子集合３０は、ある条件式に
よって与えられる値が‘１’である時のみ、その条件に
対応する部分回路に演算実行を命令するイベントを送る
ために、条件式に該当する部分回路のみがイベントを受
け取り、その他の部分回路はイベントを受け取ることは
ないため演算が実行されないことになる。
【００２３】図３（ｂ）〜（ｄ）は条件分岐のネットリ
ストの実施例の動作説明図である。実施例としてのネッ
トリストは、図２（ｃ）で説明した素子集合２９と同一
のものである。
ストの実施例の動作説明図である。実施例としてのネッ
トリストは、図２（ｃ）で説明した素子集合２９と同一
のものである。
【００２４】図３（ｂ）においてアンド回路２９ａ，お
よび２９ｂに対する入力の値が入力値更新イベントによ
って‘０’から‘１’に変化し、それと同時に、または
その後に出力値評価更新イベントが送られるものとして
回路の動作を説明する。図３（ｂ）は入力値のみが
‘０’から‘１’に変化した状態を示し、アンド回路２
９ａ，２９ｂおよび２９ｃの出力は変化せず、ここでは
オア回路２９ｃの出力の初期値は‘１’であったものと
する。
よび２９ｂに対する入力の値が入力値更新イベントによ
って‘０’から‘１’に変化し、それと同時に、または
その後に出力値評価更新イベントが送られるものとして
回路の動作を説明する。図３（ｂ）は入力値のみが
‘０’から‘１’に変化した状態を示し、アンド回路２
９ａ，２９ｂおよび２９ｃの出力は変化せず、ここでは
オア回路２９ｃの出力の初期値は‘１’であったものと
する。
【００２５】図３（ｃ）はアンド回路２９ａ，２９ｂの
出力値評価が更新された状態を示し、２９ｂの出力は
‘１’から‘０’に変化する。図３（ｄ）はオア回路２
９ｃの出力値評価が更新された状態を示し、その出力は
‘１’から‘０’に変化し、これによって最終的にイベ
ントが出力される。
出力値評価が更新された状態を示し、２９ｂの出力は
‘１’から‘０’に変化する。図３（ｄ）はオア回路２
９ｃの出力値評価が更新された状態を示し、その出力は
‘１’から‘０’に変化し、これによって最終的にイベ
ントが出力される。
【００２６】ここではオア回路２９ｃの初期値が‘１’
であった場合を説明したが、この初期値が‘０’であっ
た場合には最終的にオア回路２９ｃの出力は‘０’から
‘１’に変化し、これによってイベントが出力される。
すなわち素子集合２９では入力の値が‘１’である時に
出力評価更新イベントが送られると、オア回路２９ｃの
出力が必ず反転され、イベントが出力される。
であった場合を説明したが、この初期値が‘０’であっ
た場合には最終的にオア回路２９ｃの出力は‘０’から
‘１’に変化し、これによってイベントが出力される。
すなわち素子集合２９では入力の値が‘１’である時に
出力評価更新イベントが送られると、オア回路２９ｃの
出力が必ず反転され、イベントが出力される。
【００２７】図４は処理の合流点において、複数の入力
の値のいずれか１つに対応して１つの値のみを出力する
素子集合の実現方式の説明図である。図４（ａ）の素子
集合３０は入力値更新のみのイベントにより入力された
複数のデータのうちで、その入力とペアになっている出
力値更新のイベント入力端子にイベントが入力されたも
ののみを選択して、それに対応する出力を与えるもので
ある。この素子集合としては入力を与える全ての部分回
路からのイベントを受け取ることができるようなネット
リストとしておくことにより、それらの部分回路のいず
れか１つのみが出力するイベントを受け取って処理を実
行することが可能になる。
の値のいずれか１つに対応して１つの値のみを出力する
素子集合の実現方式の説明図である。図４（ａ）の素子
集合３０は入力値更新のみのイベントにより入力された
複数のデータのうちで、その入力とペアになっている出
力値更新のイベント入力端子にイベントが入力されたも
ののみを選択して、それに対応する出力を与えるもので
ある。この素子集合としては入力を与える全ての部分回
路からのイベントを受け取ることができるようなネット
リストとしておくことにより、それらの部分回路のいず
れか１つのみが出力するイベントを受け取って処理を実
行することが可能になる。
【００２８】図４（ｂ）は図４（ａ）の素子集合の実施
例である。同図においてインバータ３１，３２は出力値
評価更新のイベントを受け取るたびにその出力値を反転
するものである。インバータ３２の出力の初期値は
‘０’であり、入力端子から出力値評価更新イベントを
受け取るとその出力値は‘１’に変化し、その結果アン
ド回路３４が入力値更新のイベントにより設定されてい
た値を新しい出力値としてオア回路３５に出力する。オ
ア回路３５は、このアンド回路３４の出力値をバッファ
３３からの出力値評価更新のイベントに応じて新しい出
力値とし、それと同時にインバータ３６はその出力を反
転させ、それによって生じたイベントを出力値評価更新
のイベントとして出力する。
例である。同図においてインバータ３１，３２は出力値
評価更新のイベントを受け取るたびにその出力値を反転
するものである。インバータ３２の出力の初期値は
‘０’であり、入力端子から出力値評価更新イベントを
受け取るとその出力値は‘１’に変化し、その結果アン
ド回路３４が入力値更新のイベントにより設定されてい
た値を新しい出力値としてオア回路３５に出力する。オ
ア回路３５は、このアンド回路３４の出力値をバッファ
３３からの出力値評価更新のイベントに応じて新しい出
力値とし、それと同時にインバータ３６はその出力を反
転させ、それによって生じたイベントを出力値評価更新
のイベントとして出力する。
【００２９】図５、図６は各素子集合の接続の実施例で
ある。図５は順次処理の実行を素子集合５１，５２，お
よび５３によって実現しているものである。各素子集合
は図２（ａ）の部分回路１１と同一の機能を有するもの
であり、その演算内容は実行される順次処理記述によっ
て決定される。この例では５１の演算結果を５２と５３
が使用しており、５１の演算が終了した後に５２の演算
が実行され、その後５３の演算が実行される。従って順
次処理記述の順序と一致した演算順序を実現することが
可能となる。
ある。図５は順次処理の実行を素子集合５１，５２，お
よび５３によって実現しているものである。各素子集合
は図２（ａ）の部分回路１１と同一の機能を有するもの
であり、その演算内容は実行される順次処理記述によっ
て決定される。この例では５１の演算結果を５２と５３
が使用しており、５１の演算が終了した後に５２の演算
が実行され、その後５３の演算が実行される。従って順
次処理記述の順序と一致した演算順序を実現することが
可能となる。
【００３０】図６は条件分岐記述の実現例である。図に
おいて素子集合６１，６３，および６７は部分回路１１
と同一の機能を持つ素子集合である。６２，６６は図３
（ａ）の２９Ａ、６４は図４（ａ）の素子集合３０と同
一のものである。
おいて素子集合６１，６３，および６７は部分回路１１
と同一の機能を持つ素子集合である。６２，６６は図３
（ａ）の２９Ａ、６４は図４（ａ）の素子集合３０と同
一のものである。
【００３１】素子集合６１は、その演算結果と出力値更
新イベントとを素子集合６２および６６に送るが、６６
の入力端子は負論理となっており、６１の演算結果が
‘０’の時に６６から６７に出力値更新イベントが送ら
れ、６１の演算結果が‘１’の時には６２から６３に出
力値更新イベントが送られる。素子集合６４は６３、ま
たは６７のいずれか一方から出力値評価更新イベントを
受け取り、該当する入力値更新のイベントにより更新さ
れた値を出力する。
新イベントとを素子集合６２および６６に送るが、６６
の入力端子は負論理となっており、６１の演算結果が
‘０’の時に６６から６７に出力値更新イベントが送ら
れ、６１の演算結果が‘１’の時には６２から６３に出
力値更新イベントが送られる。素子集合６４は６３、ま
たは６７のいずれか一方から出力値評価更新イベントを
受け取り、該当する入力値更新のイベントにより更新さ
れた値を出力する。
【００３２】図７はプログラムと本発明の論理シミュレ
ーション方式の対応の説明図である。同図（ａ）はプロ
グラムの内容例を示し、式の演算の後にその結果を用
いて式の演算が行われ、式の結果を用いて条件判定
が行われ、条件が満足される時には式、満足されない
時には式の演算が実行されることと、式または式
の結果のいずれかを用いて式の同じ演算が行われるこ
とを示す。
ーション方式の対応の説明図である。同図（ａ）はプロ
グラムの内容例を示し、式の演算の後にその結果を用
いて式の演算が行われ、式の結果を用いて条件判定
が行われ、条件が満足される時には式、満足されない
時には式の演算が実行されることと、式または式
の結果のいずれかを用いて式の同じ演算が行われるこ
とを示す。
【００３３】図７（ｂ）はこのプログラムに対応する論
理シミュレーション方式の説明図である。同図において
式の演算が図２（ａ）の部分回路１１によって行わ
れ、その結果を用いて同じく１１によって式の演算が
行われ、その結果に応じて同じく１１によって条件判定
が行われる。条件が満足された時には２９Ａ−１から出
力値評価更新イベントが出力され、部分回路１１によっ
て式の演算が行われ、条件が満足されない時、すなわ
ち素子集合２９Ａ−２に対する入力が‘０’である時
に、この素子集合から出力値評価更新イベントが出力さ
れ、部分回路１１によって式の演算が行われ、これら
の結果のうち有効なものが素子集合３０によって選択さ
れ、最終的な式の演算結果が得られる。
理シミュレーション方式の説明図である。同図において
式の演算が図２（ａ）の部分回路１１によって行わ
れ、その結果を用いて同じく１１によって式の演算が
行われ、その結果に応じて同じく１１によって条件判定
が行われる。条件が満足された時には２９Ａ−１から出
力値評価更新イベントが出力され、部分回路１１によっ
て式の演算が行われ、条件が満足されない時、すなわ
ち素子集合２９Ａ−２に対する入力が‘０’である時
に、この素子集合から出力値評価更新イベントが出力さ
れ、部分回路１１によって式の演算が行われ、これら
の結果のうち有効なものが素子集合３０によって選択さ
れ、最終的な式の演算結果が得られる。
【００３４】図８は本発明の論理シミュレーション方式
を実行するイベントドリブン論理シミュレータ、すなわ
ちシミュレーション専用マシーンの実施例の構成ブロッ
ク図である。同図において８１はシミュレーション専用
マシーン、８２は単位遅延のゲートをシミュレーション
するプロセッサ、８３はプロセッサ８２に対するイベン
トキューリスト格納装置、８４はプロセッサ８２に与え
られる外部入力時系列を記憶する記憶装置、８５はプロ
セッサ８２の外部出力の時系列を記憶する記憶装置、８
６は現在のシミュレーション実行時刻を記憶する記憶装
置、８７は複数個設置されるプロセッサのシミュレーシ
ョン実行を制御するプロセッサである。このシミュレー
ション専用マシーンの動作例を図９、図１０を用いて説
明する。
を実行するイベントドリブン論理シミュレータ、すなわ
ちシミュレーション専用マシーンの実施例の構成ブロッ
ク図である。同図において８１はシミュレーション専用
マシーン、８２は単位遅延のゲートをシミュレーション
するプロセッサ、８３はプロセッサ８２に対するイベン
トキューリスト格納装置、８４はプロセッサ８２に与え
られる外部入力時系列を記憶する記憶装置、８５はプロ
セッサ８２の外部出力の時系列を記憶する記憶装置、８
６は現在のシミュレーション実行時刻を記憶する記憶装
置、８７は複数個設置されるプロセッサのシミュレーシ
ョン実行を制御するプロセッサである。このシミュレー
ション専用マシーンの動作例を図９、図１０を用いて説
明する。
【００３５】図９は図２（ａ）の部分回路１１の例であ
る。９２は演算終了を判定する素子集合１２の例であ
り、９３は演算を実行する素子集合１３の例である。図
１０は、この論理シミュレーションの例において、プロ
セッサ８２のイベントキューリスト８３に登録される出
力値評価更新イベントの送り先を時刻順に示したもので
ある。図１０（ａ）において、入力端子１４から入力さ
れる出力値評価更新イベントに対応してインバータ９
４、２つのアンド回路９６，９７に対する出力値評価更
新イベントが登録され、次の時刻には同図（ｂ）に示す
ようにバッファ９５、およびオア回路９８に対する出力
値評価更新イベントが登録される。ただし２つのアンド
回路９６，９７の出力値が変わらない場合には、オア回
路９８に対する出力値評価更新イベントは登録されな
い。
る。９２は演算終了を判定する素子集合１２の例であ
り、９３は演算を実行する素子集合１３の例である。図
１０は、この論理シミュレーションの例において、プロ
セッサ８２のイベントキューリスト８３に登録される出
力値評価更新イベントの送り先を時刻順に示したもので
ある。図１０（ａ）において、入力端子１４から入力さ
れる出力値評価更新イベントに対応してインバータ９
４、２つのアンド回路９６，９７に対する出力値評価更
新イベントが登録され、次の時刻には同図（ｂ）に示す
ようにバッファ９５、およびオア回路９８に対する出力
値評価更新イベントが登録される。ただし２つのアンド
回路９６，９７の出力値が変わらない場合には、オア回
路９８に対する出力値評価更新イベントは登録されな
い。
【００３６】
【発明の効果】以上説明したように、本発明によれば順
次処理記述を用いて設計された論理回路の論理シミュレ
ーションを単位遅延イベントドリブン論理シミュレータ
により高速に実行することが可能となり、回路の論理検
証の期間を短縮することができ、論理回路の設計に寄与
するところが大きい。
次処理記述を用いて設計された論理回路の論理シミュレ
ーションを単位遅延イベントドリブン論理シミュレータ
により高速に実行することが可能となり、回路の論理検
証の期間を短縮することができ、論理回路の設計に寄与
するところが大きい。
【図１】本発明の原理構成ブロック図である。
【図２】順次処理記述中の各演算ネットリストによる実
現方式の説明図である。
現方式の説明図である。
【図３】条件分岐のネットリストによる実現方式の説明
図である。
図である。
【図４】複数の入力値のいずれか１つに対応して１つの
値を出力する素子集合の実現方式の説明図である。
値を出力する素子集合の実現方式の説明図である。
【図５】各素子集合の接続の例を示す図（その１）であ
る。
る。
【図６】各素子集合の接続の例を示す図（その２）であ
る。
る。
【図７】プログラムと論理シミュレーション方式の対応
の例を示す図である。
の例を示す図である。
【図８】論理シミュレーション専用マシーンの構成例を
示す図である。
示す図である。
【図９】図８の専用マシーンを用いてシミュレーション
が実行される回路の例を示す図である。
が実行される回路の例を示す図である。
【図１０】図９に対するイベントキューリスト格納装置
の内容を示す図である。
の内容を示す図である。
１ 演算を実行する論理素子の集合 ２ 演算制御手段 １１ 演算を実行する部分回路 １２ 演算の終了を判定する素子集合 １３ 演算を実行する素子集合 １４ 演算実行を命令するイベントの入力端子 １５ 他の部分回路に対して演算実行を命令するイベ
ントの出力端子 １６ 被演算数の入力端子 １７ 演算結果を出力する出力端子 ２７ カウンタ ２８ 比較器 ２９Ａ 条件分岐を実現する素子集合 ３０ 複数の入力値のうち１つの入力値のみに対応す
る出力を与える素子集合 ８１ 論理シミュレーション専用マシーン ８２ プロセッサ ８３ イベントキューリスト格納装置
ントの出力端子 １６ 被演算数の入力端子 １７ 演算結果を出力する出力端子 ２７ カウンタ ２８ 比較器 ２９Ａ 条件分岐を実現する素子集合 ３０ 複数の入力値のうち１つの入力値のみに対応す
る出力を与える素子集合 ８１ 論理シミュレーション専用マシーン ８２ プロセッサ ８３ イベントキューリスト格納装置
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 17/50 664 ＪＩＣＳＴファイル（ＪＯＩＳ)
Claims (4)
- 【請求項１】 順次処理形式で記述された複数の演算の
それぞれを実行する論理素子の各集合（１）に対して、
対応する演算の開始の制御と終了の判定を行う演算制御
手段（２）をそれぞれ備え、該演算制御手段（２）が対
応する演算の終了を判定した後に次の順序の演算を行う
論理素子の集合（１）に対応する演算制御手段（２）に
対して該演算終了を示すイベントを送ることにより、順
次処理記述により設計された論理回路の検証を行うこと
を特徴とする論理シミュレーション方式。 - 【請求項２】 前記演算制御手段（２）が、該演算制御
手段（２）に対応する演算を行う素子の集合（１）の全
体の入力から出力までの経路のうち最大個数の直列素子
を有する経路内の該最大個数と個数が等しく、かつ直列
に接続されたイベント伝達用素子を備え、前記複数の演
算のうちの順序が１つ前の演算を行う論理素子の集合
（１）に対応する演算制御手段（２）から演算終了を示
すイベントを受け取った後に該イベント伝達用素子の最
終段の素子の出力によって前記演算終了を判定すること
を特徴とする請求項１記載の論理シミュレーション方
式。 - 【請求項３】 前記演算制御手段（２）が、対応する演
算の開始と同時に計数を開始するカウンタ手段と、 該演算制御手段（２）に対応する演算を行う素子の集合
（１）の全体の入力から出力までの経路のうち最大個数
の直列素子を有する経路内の該最大個数の素子の全体動
作時間を示す設定値と該カウンタ手段の計数結果を比較
し、該カウンタ手段の計数結果が該設定値に達した時前
記演算終了を判定する比較手段とを備えたことを特徴と
する請求項１記載の論理シミュレーション方式。 - 【請求項４】 前記論理シミュレーションを行う論理シ
ミュレータが、前記論理素子の集合（１）を構成する論
理素子の１個の評価に要する遅延時間を単位遅延とする
単位遅延イベントドリブン論理シミュレータであること
を特徴とする請求項１、２、または３記載の論理シミュ
レーション方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10305693A JP3144950B2 (ja) | 1993-04-28 | 1993-04-28 | 論理シミュレーション方式 |
| US08/233,981 US5475832A (en) | 1993-04-28 | 1994-04-28 | Logic simulation method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10305693A JP3144950B2 (ja) | 1993-04-28 | 1993-04-28 | 論理シミュレーション方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06314311A JPH06314311A (ja) | 1994-11-08 |
| JP3144950B2 true JP3144950B2 (ja) | 2001-03-12 |
Family
ID=14344022
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10305693A Expired - Lifetime JP3144950B2 (ja) | 1993-04-28 | 1993-04-28 | 論理シミュレーション方式 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5475832A (ja) |
| JP (1) | JP3144950B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5650946A (en) * | 1995-01-06 | 1997-07-22 | Xilinx, Inc. | Logic simulator which can maintain, store and use historical event records |
| US5546562A (en) * | 1995-02-28 | 1996-08-13 | Patel; Chandresh | Method and apparatus to emulate VLSI circuits within a logic simulator |
| GB2303230B (en) * | 1995-07-13 | 1998-08-12 | Advanced Risc Mach Ltd | Digital circuit simulation |
| US6053949A (en) * | 1996-09-20 | 2000-04-25 | Matsushita Electric Industrial Co., Ltd. | Simulator of logic circuit and simulation method |
| US6049662A (en) * | 1997-01-27 | 2000-04-11 | International Business Machines Corporation | System and method for model size reduction of an integrated circuit utilizing net invariants |
| US6578084B1 (en) * | 1999-10-15 | 2003-06-10 | Cisco Technology, Inc. | Packet processing using encapsulation and decapsulation chains |
| US7035784B1 (en) * | 2000-09-22 | 2006-04-25 | Lucent Technologies Inc. | Data-driven method simulator and simulation process |
| US7788332B2 (en) * | 2004-05-06 | 2010-08-31 | Cornell Research Foundation, Inc. | Sensor-network processors using event-driven architecture |
| JP5591271B2 (ja) * | 2012-03-26 | 2014-09-17 | 三菱電機株式会社 | ロジック図面処理装置及びその処理方法 |
| JP5991211B2 (ja) * | 2012-05-25 | 2016-09-14 | 富士通株式会社 | シミュレーション方法、およびシミュレーションプログラム |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4656580A (en) * | 1982-06-11 | 1987-04-07 | International Business Machines Corporation | Logic simulation machine |
| US4819150A (en) * | 1985-04-05 | 1989-04-04 | Unisys Corporation | Array for simulating computer functions for large computer systems |
| US4787061A (en) * | 1986-06-25 | 1988-11-22 | Ikos Systems, Inc. | Dual delay mode pipelined logic simulator |
| US4787062A (en) * | 1986-06-26 | 1988-11-22 | Ikos Systems, Inc. | Glitch detection by forcing the output of a simulated logic device to an undefined state |
| JPS6381567A (ja) * | 1986-09-26 | 1988-04-12 | Hitachi Ltd | 論理シミユレ−シヨン処理装置 |
-
1993
- 1993-04-28 JP JP10305693A patent/JP3144950B2/ja not_active Expired - Lifetime
-
1994
- 1994-04-28 US US08/233,981 patent/US5475832A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06314311A (ja) | 1994-11-08 |
| US5475832A (en) | 1995-12-12 |
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