JPH0457031B2 - - Google Patents
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- JPH0457031B2 JPH0457031B2 JP2144883A JP2144883A JPH0457031B2 JP H0457031 B2 JPH0457031 B2 JP H0457031B2 JP 2144883 A JP2144883 A JP 2144883A JP 2144883 A JP2144883 A JP 2144883A JP H0457031 B2 JPH0457031 B2 JP H0457031B2
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- JP
- Japan
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- logic circuit
- circuit model
- machine language
- logic
- model
- Prior art date
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Links
- 238000004088 simulation Methods 0.000 claims description 24
- 230000015654 memory Effects 0.000 claims description 15
- 238000000034 method Methods 0.000 claims description 15
- 238000010586 diagram Methods 0.000 description 7
- 238000012360 testing method Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000004364 calculation method Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012544 monitoring process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000000135 prohibitive effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/32—Circuit design at the digital level
- G06F30/33—Design verification, e.g. functional simulation or model checking
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ANDゲートあるいはORゲートなど
の基本論理素子で実現されるデイジタル論理装置
の論理回路シミユレーシヨン方法に関する。
の基本論理素子で実現されるデイジタル論理装置
の論理回路シミユレーシヨン方法に関する。
汎用目的コンピユータ上にデイジタル論理装置
と等価な論理回路モデルを形成し、論理回路を構
成するANDゲートあるいはORゲートなどの基本
論理素子が、論理回路外部から与えられた入力信
号刺激に対しどのように動作するか計算する方法
はたとえば、次の文献に開示されている。
と等価な論理回路モデルを形成し、論理回路を構
成するANDゲートあるいはORゲートなどの基本
論理素子が、論理回路外部から与えられた入力信
号刺激に対しどのように動作するか計算する方法
はたとえば、次の文献に開示されている。
「Exclusive Simulation of Activityin Digital
Networks」 C.ACM、Vol 12 pp 102−110（1969） ここに示された論理回路シミユレーシヨン方法
によれば、回路を構成するすべての基本論理素子
の出力信号値が詳細に計算できるが、論理回路を
構成する基本論理素子数の増加に伴つて、計算機
処理時間が著しく増大することが欠点である。と
くに、論理回路シミユレーシヨンの目的である論
理回路動作の確認と機械語命令の組合せで構成し
たテストプログラムを用いて行う場合には、実行
される機械語命令数が極めて膨大となり必要な計
算機時間も禁止的に増加する。
Networks」 C.ACM、Vol 12 pp 102−110（1969） ここに示された論理回路シミユレーシヨン方法
によれば、回路を構成するすべての基本論理素子
の出力信号値が詳細に計算できるが、論理回路を
構成する基本論理素子数の増加に伴つて、計算機
処理時間が著しく増大することが欠点である。と
くに、論理回路シミユレーシヨンの目的である論
理回路動作の確認と機械語命令の組合せで構成し
たテストプログラムを用いて行う場合には、実行
される機械語命令数が極めて膨大となり必要な計
算機時間も禁止的に増加する。
デイジタル論理装置と等価な論理回路モデルを
形成する他の方法は、機械語命令によつて操作可
能なレジスタ・メモリなどの論理回路構成要素が
機械語命令の実行によりどのように動作するか計
算することである。論理回路モデル内の擬似メモ
リから擬似命令カウンタで示されるアドレスによ
り命令を取出し解釈実行することは、汎用目的コ
ンピユータ上で容易に実現できデイジタル論理装
置の性能評価などに広く利用されている。この方
法によれば、機械語命令の実行により論理回路構
成要素がどのように動作するか極めて高速に計算
できるが、論理回路の詳細な動作は知ることがで
きない。
形成する他の方法は、機械語命令によつて操作可
能なレジスタ・メモリなどの論理回路構成要素が
機械語命令の実行によりどのように動作するか計
算することである。論理回路モデル内の擬似メモ
リから擬似命令カウンタで示されるアドレスによ
り命令を取出し解釈実行することは、汎用目的コ
ンピユータ上で容易に実現できデイジタル論理装
置の性能評価などに広く利用されている。この方
法によれば、機械語命令の実行により論理回路構
成要素がどのように動作するか極めて高速に計算
できるが、論理回路の詳細な動作は知ることがで
きない。
本発明の目的は、機械語命令の組合せで構成し
たテストプログラムを用いて高速に論理回路シミ
ユレーシヨンする方法を提供することにある。
たテストプログラムを用いて高速に論理回路シミ
ユレーシヨンする方法を提供することにある。
論理回路シミユレーシヨンの目的は、デイジタ
ル論理装置を製造する前に汎用目的コンピユータ
上に論理回路モデルを構築しこれが正しく動作す
るか否か確認することにある。論理回路モデルを
動作させるには、、製造されたデイジタル論理装
置を動作させる方法と同様に行うことが確実であ
り有効である。すなわち、デイジタル論理装置を
動作させる機械語命令の組合せで構成した検査プ
ログラムを用いて論理回路モデルを動作させるこ
とが行われる。
ル論理装置を製造する前に汎用目的コンピユータ
上に論理回路モデルを構築しこれが正しく動作す
るか否か確認することにある。論理回路モデルを
動作させるには、、製造されたデイジタル論理装
置を動作させる方法と同様に行うことが確実であ
り有効である。すなわち、デイジタル論理装置を
動作させる機械語命令の組合せで構成した検査プ
ログラムを用いて論理回路モデルを動作させるこ
とが行われる。
検査プログラムは、デイジタル論理装置自身の
メモリ上で実行され、デイジタル論理装置自身の
機能がプログラムを構成する機械語命令の組合せ
により自動的に確認される。すなわち、検査プロ
グラムは、機能を確認するために装置を所望の状
態に導く機械語命令群と、確認すべき機能を動作
させる機械語命令群と、期待通り機能が動作した
か否か判定する機械語命令群とからなる手続で構
成される。各機械語命令群を、それぞれ初期設定
部、テスト実行部、結果判定部と呼ぶ。
メモリ上で実行され、デイジタル論理装置自身の
機能がプログラムを構成する機械語命令の組合せ
により自動的に確認される。すなわち、検査プロ
グラムは、機能を確認するために装置を所望の状
態に導く機械語命令群と、確認すべき機能を動作
させる機械語命令群と、期待通り機能が動作した
か否か判定する機械語命令群とからなる手続で構
成される。各機械語命令群を、それぞれ初期設定
部、テスト実行部、結果判定部と呼ぶ。
本発明の要点は、論理回路シミユレーシヨン実
行速度は遅いが、論理回路動作経過が詳細に計算
される基本論理素子を用いた論理回路モデル１と
論理回路シミユレーシヨン実行速度は早いが、論
理回路動作経過が機械語命令により操作可能な論
理回路構成要素に限つて計算される論理回路モデ
ル２を用いて、検査プログラムの初期設定部と結
果判定部の機械語命令実行を論理回路モデル２で
行い、テスト実行部の機械語命令実行を論理回路
モデル１で行うようにしたことにある。初期設定
部の最後の機械語命令が論理回路モデル２で実行
したのち、論理回路モデル２の論理回路構成要素
の信号値が論理回路モデル１の対応する基本論理
素子の信号値として用いられテスト実行部の機械
語命令を論理回路モデル１で実行する。テスト実
行部の最後の機械語命令を実行したのち、今度は
基本論理素子の信号値が対応する論理回路モデル
２の論理回路構成要素の信号値として設定され、
結果判定部の機械語命令が実行される。
行速度は遅いが、論理回路動作経過が詳細に計算
される基本論理素子を用いた論理回路モデル１と
論理回路シミユレーシヨン実行速度は早いが、論
理回路動作経過が機械語命令により操作可能な論
理回路構成要素に限つて計算される論理回路モデ
ル２を用いて、検査プログラムの初期設定部と結
果判定部の機械語命令実行を論理回路モデル２で
行い、テスト実行部の機械語命令実行を論理回路
モデル１で行うようにしたことにある。初期設定
部の最後の機械語命令が論理回路モデル２で実行
したのち、論理回路モデル２の論理回路構成要素
の信号値が論理回路モデル１の対応する基本論理
素子の信号値として用いられテスト実行部の機械
語命令を論理回路モデル１で実行する。テスト実
行部の最後の機械語命令を実行したのち、今度は
基本論理素子の信号値が対応する論理回路モデル
２の論理回路構成要素の信号値として設定され、
結果判定部の機械語命令が実行される。
以下、本発明の一実施例を図により説明する。
第１図は、汎用目的コンピユータ上に構築される
論理回路モデル１、論理回路モデル２、擬似メモ
リおよび擬似レジスタ群の関係を示す。１は論理
回路モデル１、２は論理回路モデル２であり、擬
似レジスタ３と擬似レジスタ４は論理回路モデル
１および論理回路モデル２に共有されて、いずれ
からも参照・更新される。
第１図は、汎用目的コンピユータ上に構築される
論理回路モデル１、論理回路モデル２、擬似メモ
リおよび擬似レジスタ群の関係を示す。１は論理
回路モデル１、２は論理回路モデル２であり、擬
似レジスタ３と擬似レジスタ４は論理回路モデル
１および論理回路モデル２に共有されて、いずれ
からも参照・更新される。
論理回路モデル１は、ANDゲート・ORゲート
なの基本論理素子を用いて構成されるが、第１図
の擬似レジスタ３については、第２図の６のよう
なｎビツトレジスタ素子が用いられる。このレジ
スタは端子Ｃの信号が０から１に変化したとき、
端子D0，D1…Do-1の信号の値がレジスタに取込
まれ、保持されると同時に出力端子Q0、Q1…
Qo-1の接続元の素子の入力端子に伝えられる。
出力端子の接続元の素子をシンク素子と呼ぶ。
なの基本論理素子を用いて構成されるが、第１図
の擬似レジスタ３については、第２図の６のよう
なｎビツトレジスタ素子が用いられる。このレジ
スタは端子Ｃの信号が０から１に変化したとき、
端子D0，D1…Do-1の信号の値がレジスタに取込
まれ、保持されると同時に出力端子Q0、Q1…
Qo-1の接続元の素子の入力端子に伝えられる。
出力端子の接続元の素子をシンク素子と呼ぶ。
汎用目的コンピユータの主記憶置上に、第２図
のレジスタがどのように格納されるかを第３図に
示す。第３図の７は素子の接続開係を示す素子接
続表であるが、ここには素子の種類、信号が入力
端子から出力端子に伝わるのに要する時間を示す
素子デイレイ、入力信号値と出力信号値を格納す
る素子信号値表８のアドレス、各出力端子に対応
するシンク素子の素子接続表のアドレスを保持す
る。すなわち、論理回路モデル１は素子の接続関
係が素子接続表７で素子の状態が素子信号値表８
で各々表現される。なお、擬似メモリについて
も、素子接続表７と素子信号値表８とによつて全
く同様に表現されるメモリの語数１語当りのビツ
ト数は、素子の種類により判別される。
のレジスタがどのように格納されるかを第３図に
示す。第３図の７は素子の接続開係を示す素子接
続表であるが、ここには素子の種類、信号が入力
端子から出力端子に伝わるのに要する時間を示す
素子デイレイ、入力信号値と出力信号値を格納す
る素子信号値表８のアドレス、各出力端子に対応
するシンク素子の素子接続表のアドレスを保持す
る。すなわち、論理回路モデル１は素子の接続関
係が素子接続表７で素子の状態が素子信号値表８
で各々表現される。なお、擬似メモリについて
も、素子接続表７と素子信号値表８とによつて全
く同様に表現されるメモリの語数１語当りのビツ
ト数は、素子の種類により判別される。
第４図は、擬似メモリ上に格納される検査プロ
グラムの構成である。機械語命令はは２進数で表
現されて擬似メモリに貯えられる。この時、テス
ト実行部の機械語命令の前後に、本実施例では
DIAG START、DIAG END命令に相当する２
進数パターンを置くことによりテスト実行部を判
別できるようにしてある。DIAG START命令
は、論理回路モデル２にとつてのみ有効な命令で
あつて論理回路モデル２における論理回路シミユ
レーシヨンの終了を指示する。DIAG END命令
は、論理回路モデル１でのみ有効であつてこの命
令が擬似メモリから読み出されると第５図に示す
論理回路モデル２の識別素子への信号変化が生じ
たのと同様の効果を生ずる。この手順について、
第６図、第７図および第８図を用いて説明する。
グラムの構成である。機械語命令はは２進数で表
現されて擬似メモリに貯えられる。この時、テス
ト実行部の機械語命令の前後に、本実施例では
DIAG START、DIAG END命令に相当する２
進数パターンを置くことによりテスト実行部を判
別できるようにしてある。DIAG START命令
は、論理回路モデル２にとつてのみ有効な命令で
あつて論理回路モデル２における論理回路シミユ
レーシヨンの終了を指示する。DIAG END命令
は、論理回路モデル１でのみ有効であつてこの命
令が擬似メモリから読み出されると第５図に示す
論理回路モデル２の識別素子への信号変化が生じ
たのと同様の効果を生ずる。この手順について、
第６図、第７図および第８図を用いて説明する。
第６図の１１は、タイムループと呼んで、論理
回路シミユレーシヨンにおける時刻管理を行うた
めの機構であり、前記文献に開示されているもの
と同じである。すなわち、タイムループの各スロ
ツトは論理回路シミユレーシヨン上での経過時間
単位に相当し、出力端子の信号変化がいつシンク
素子に伝搬するかをタイループに接続されたイベ
ントレコードによつて表現する。具体的な手順を
第７図に示す。論理回路シミユレーシヨン上での
経過時間を示す時計が時刻Ｔの時、タイムループ
上の時刻Ｔに対応するスロツトにつながつている
イベントレコードを取出し、示された素子アドレ
スの素子に信号値を伝え、出力信号値を計算し前
の信号値と異なる時は、シンク素子に伝えるべき
信号値と素子接続表から求めたシンク素子アドレ
スをイベントレコードに格納し、素子デイレイＤ
を現在時刻Ｔに加えた時刻T′に対応するタイム
ループのスロツトにつなげる。
回路シミユレーシヨンにおける時刻管理を行うた
めの機構であり、前記文献に開示されているもの
と同じである。すなわち、タイムループの各スロ
ツトは論理回路シミユレーシヨン上での経過時間
単位に相当し、出力端子の信号変化がいつシンク
素子に伝搬するかをタイループに接続されたイベ
ントレコードによつて表現する。具体的な手順を
第７図に示す。論理回路シミユレーシヨン上での
経過時間を示す時計が時刻Ｔの時、タイムループ
上の時刻Ｔに対応するスロツトにつながつている
イベントレコードを取出し、示された素子アドレ
スの素子に信号値を伝え、出力信号値を計算し前
の信号値と異なる時は、シンク素子に伝えるべき
信号値と素子接続表から求めたシンク素子アドレ
スをイベントレコードに格納し、素子デイレイＤ
を現在時刻Ｔに加えた時刻T′に対応するタイム
ループのスロツトにつなげる。
取出されたイベントレコードの素子アドレスの
素子が論理回路モデル２識別素子１０を示すとき
は第８図に示されるプログラムが実行される。こ
のプログラムの実行開始アドレスおよび実行に必
要なデータのアドレスは論理回路モデル２識別素
子１０によつて与えられる。このプログラムの実
行結果は擬似レジスタ、擬似メモリに直接書き込
まれる。擬似メモリから取出した機械語命令が
DIAG START命令の時論理回路モデル２によ
る論理回路シミユレーシヨンを終了し、内容が更
新された擬似レジスタのシンク素子を素子デイレ
イ０でタイムループに接続する。
素子が論理回路モデル２識別素子１０を示すとき
は第８図に示されるプログラムが実行される。こ
のプログラムの実行開始アドレスおよび実行に必
要なデータのアドレスは論理回路モデル２識別素
子１０によつて与えられる。このプログラムの実
行結果は擬似レジスタ、擬似メモリに直接書き込
まれる。擬似メモリから取出した機械語命令が
DIAG START命令の時論理回路モデル２によ
る論理回路シミユレーシヨンを終了し、内容が更
新された擬似レジスタのシンク素子を素子デイレ
イ０でタイムループに接続する。
以上の手順によつて、あらかじめ設定した時刻
に到達する事で論理回路シミユレーシヨンが論理
回路モデル１と論理回路モデル２を用いて進めら
れる。
に到達する事で論理回路シミユレーシヨンが論理
回路モデル１と論理回路モデル２を用いて進めら
れる。
なお、論理回路モデル２識別素子をイベントレ
コードに登録することは、擬似メモリ素子が取出
した命令を監視することによつて行つている。
コードに登録することは、擬似メモリ素子が取出
した命令を監視することによつて行つている。
以上のべたごとく、本発明によれば、検査プロ
グラムを直接論理回路シミユレーシヨンに用いて
詳細な論理回路シミユレーシヨン結果を計算した
い機械語命令群についてのみ、ANDゲートある
いはORゲートなどの基本論理素子で構築された
論理回路モデルを用いて論理回路シミユレーシヨ
ンを行い、詳細な論理回路シミユレーシヨンを行
うため論理回路を所望の状態に導く機械語命令
群、期待通りの結果が得られたか確認するための
機械語命令群は、機械語命令によつてのみ操作さ
れるレジスタ、メモリに限つて計算される論理回
路モデルを用いて高速に論理回路シミユレーシヨ
ンすることができる。後者の論理回路モデルを用
いて論理回路シミユレーシヨンするのに要する計
算速度は、前者の論理回路モデルを用いて論理回
路シミユレーシヨンする場合と比較して1000〜
10000倍高速であり実用上無視できる程度とする
ことが可能である。
グラムを直接論理回路シミユレーシヨンに用いて
詳細な論理回路シミユレーシヨン結果を計算した
い機械語命令群についてのみ、ANDゲートある
いはORゲートなどの基本論理素子で構築された
論理回路モデルを用いて論理回路シミユレーシヨ
ンを行い、詳細な論理回路シミユレーシヨンを行
うため論理回路を所望の状態に導く機械語命令
群、期待通りの結果が得られたか確認するための
機械語命令群は、機械語命令によつてのみ操作さ
れるレジスタ、メモリに限つて計算される論理回
路モデルを用いて高速に論理回路シミユレーシヨ
ンすることができる。後者の論理回路モデルを用
いて論理回路シミユレーシヨンするのに要する計
算速度は、前者の論理回路モデルを用いて論理回
路シミユレーシヨンする場合と比較して1000〜
10000倍高速であり実用上無視できる程度とする
ことが可能である。
第１図は、論理回路モデルの構成図、第２図は
論理回路モデル１におけるレジスタ構成図、第３
図は汎用目的コンピユータ上での素子表現図、第
４図は検査プログラムの構成図、第５図は論理回
路モデル２識別素子の表現図、第６図は論理回路
シミユレーシヨンの時間管理機構概念図、第７図
は論理回路シミユレーシヨン手順を示す流れ図、
第８図は論理回路モデル２の論理回路シミユレー
シヨン手順を示す流れ図である。 １…論理回路モデル１、２…論理回路モデル
２、３…擬似レジスタ、４…擬似メモリ、５…基
本論理素子、６…擬似レジスタ、９…検査プログ
ラム。
論理回路モデル１におけるレジスタ構成図、第３
図は汎用目的コンピユータ上での素子表現図、第
４図は検査プログラムの構成図、第５図は論理回
路モデル２識別素子の表現図、第６図は論理回路
シミユレーシヨンの時間管理機構概念図、第７図
は論理回路シミユレーシヨン手順を示す流れ図、
第８図は論理回路モデル２の論理回路シミユレー
シヨン手順を示す流れ図である。 １…論理回路モデル１、２…論理回路モデル
２、３…擬似レジスタ、４…擬似メモリ、５…基
本論理素子、６…擬似レジスタ、９…検査プログ
ラム。
Claims (1)
- １ 汎用目的コンピユータ上に、ANDゲート、
あるいはORゲートなどの基本論理素子で実現さ
れる論理回路装置と等価な論理回路モデルを形成
し、前記論理回路装置の機械語命令を組合せ構成
されたプログラムを前記論理回路モデルに与えて
論理回路動作を行わせる論理回路シミユレーシヨ
ン方法において、汎用目的コンピユータ上に形成
する論理回路モデルとして、一つは論理回路装置
を構成するANDゲートあるいはORゲートなどの
基本論理素子すべての出力信号値が与えられたプ
ログラムの各機械語命令の実行により変化する経
過を逐一計算する論理回路モデル１と、他の一つ
は論理回路装置のレジスタ、メモリなどの各機械
語命令で操作可能な論理回路構成要素に限つて機
械語命令の実行により変化する経過を計算する論
理回路モデル２を用意し、汎用目的コンピユータ
上には前記論理回路モデル１と論理回路モデル２
を同時に形成し、論理回路モデル１の基本論理素
子出力信号と該出力信号に対応する論理回路モデ
ル２の論理回路構成要素出力信号の間で、相互に
任意の時刻で出力信号値を受け渡しする手段と、
論理回路モデルを動作させるために与えられたプ
ログラムの各機械語命令が論理回路モデル１と論
理回路モデル２のいずれで実行すべきか指示する
手段とによつて、機械語命令により構成されたプ
ログラムが論理回路モデル１と論理回路モデル２
とにより交互実行されることを特徴とする論理回
路シミユレーシヨン方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021448A JPS59148971A (ja) | 1983-02-14 | 1983-02-14 | 論理回路シミュレ−ション方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58021448A JPS59148971A (ja) | 1983-02-14 | 1983-02-14 | 論理回路シミュレ−ション方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59148971A JPS59148971A (ja) | 1984-08-25 |
| JPH0457031B2 true JPH0457031B2 (ja) | 1992-09-10 |
Family
ID=12055240
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58021448A Granted JPS59148971A (ja) | 1983-02-14 | 1983-02-14 | 論理回路シミュレ−ション方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59148971A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182939A (ja) * | 1986-02-07 | 1987-08-11 | Hitachi Ltd | 情報処理装置の論理シミユレ−シヨン方法 |
| US5146460A (en) * | 1990-02-16 | 1992-09-08 | International Business Machines | Logic simulation using a hardware accelerator together with an automated error event isolation and trace facility |
-
1983
- 1983-02-14 JP JP58021448A patent/JPS59148971A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59148971A (ja) | 1984-08-25 |
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