JPS62182939A - 情報処理装置の論理シミユレ−シヨン方法 - Google Patents

情報処理装置の論理シミユレ−シヨン方法

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JPS62182939A
JPS62182939A JP61023782A JP2378286A JPS62182939A JP S62182939 A JPS62182939 A JP S62182939A JP 61023782 A JP61023782 A JP 61023782A JP 2378286 A JP2378286 A JP 2378286A JP S62182939 A JPS62182939 A JP S62182939A
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logic circuit
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Nobuhiko Onizuka
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/32—Circuit design at the digital level
    • G06F30/33—Design verification, e.g. functional simulation or model checking

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、特に情報処理装置の論理シミュレーション方
法に関する。
〔従来の技術〕
従来の技術は、例えば特開昭５９−１４８９７１号公報
に記載されるが、その動作原理を第２図に、また、シス
テム構成と詳細動作を第３図により説明する。
まず、第２図により、従来技術による論理シミエレーシ
ｌンの動作原理を説明する。
情報処理装置の試験プログラム（以下、ＴＭＰと略称す
る）は、基本的には、試験に必要な初期データを準備す
る初期設定部と試験を行う試験実行部、及び、試験結果
を判定する結果判定部の３つの部分から構成されている
。
情報処理装置の論理シミュレーションを行う場合、この
ＴＭＰを、そのまま、論理シミュレーションで実行する
と、本来、論理シミュレーションの必要がない初期設定
部、結果判定部まで論理シミエレーシ曹ンで実行してし
まい、それに要する計算機時間が膨大なものとなる。し
かしながら、実行可能な計Ｊ１４！ｌ！時間に制限があ
る為、Ｔ　Ｍ　Ｐが大規模な場合、ＴＭＰを最後まで、
論理シミュレーシ゛ツ：２．で実行することかできない
。
そこで、本公知例による装置では、論理シミュレーショ
ンシステムに、ＴＭＰの命令ヲ機能しヘルで高速に実行
する論理機能モデルを接続し、初期設定部と結果判定部
とをこれで実行し、試験実行部のみを論理回路モデルで
実行することにより、ＴＭＰを効率的に実行しようとし
ている。一般に、論理機能モデルの命令実行速度は、論
理回路モデルの命令実行速度に比し、１０”〜１０４倍
高速である。
第２図で１０は論理回路モデルの論理ユニット群。
１１は論理機能モデルの動作機能群を表わす。ここで、
ＩＵは命令制御ユニツＩ’ｓ　ＢＵはバッファ制御ユニ
ツ）、ＦＵは浮動小数点演算ユニット、ＧＵは汎用演算
ユニット、ＳＵは記憶制御ユニット。
ＣＯは共通制御ユニットを表わしている。
第２図において、ＴＭＰは次のように実行される。まず
、初期設定部の命令を論理機能モデルで高速に実行し、
論理機能モデルが初期設定部の命令を実行し終った時、
命令実行モデルを、それ迄の論理機能モデルから論理回
路モデルへ切換える。
次ｆ、論理回路モデルで、試験実行部の命令な実行し、
論理回路モデルが試験実行部の命令を実行し終った時、
命令実行モデルを、今度は前と逆に、論理回路モデルか
ら論理機能モデルへ切換える。
そして、論理機能モデルで、結果判定部の命令を高速に
実行し、結果判定部の命令を実行し終ると、論理機能モ
デルは、引き読き、次試験の初期設定部の命令を実行し
始める。以後、これを繰り返し、ＴＭＰの各試験部を、
順次、実行する。
次に、第３図により従来技術による論理シミュレーショ
ンのシステム構成とその詳細動作例とを説明する。
まず、論理回路モデル１２は、動作経過を詳細に計算で
きる基本論理素子によって構成された、ＩＵ、ＢＵ、Ｆ
Ｕ、ＧＵ、ＳＵ、ＣＵ等、被試験情報処理装置を構成す
る論理ユニット群１５と、各ユニットに散在するＣＰＵ
状悪状態６１（以下、ＰＳＷと略称する）、汎用レジス
タ１６２（以下、ＧＲと略称する）、制御レジスタ１６
５（以下、ＣＲと略称する）等のレジスタ系擬似プロシ
ジャ１６（以下、凡ＥＧ系擬似プａシジャと略称する）
とから構成されている。
次に、論理機能モデル１５は、通常の情報処理装置（被
試験情報処理装置でもよい）の機能動作を、機械語命令
により記述表現した一種の擬似プロシジャで、前記論理
回路モデルに対応し、内部に、ＩＵ、ＢＵ、Ｆ’Ｕ、Ｇ
Ｏ，ＳＵ、Ｃ［Ｊ等容ユニットの動作機能群１７と、Ｐ
ＳＷ’１８１．ＣＲ１８２，ＣＲ１８３等の内部レジス
タ１８を有している。また、連絡ルーチン１４は、論理
シミュレーション言語、及び、機械語命令により記述さ
れ、両モデル間の命令実行制御と情報の伝達を行う。メ
モリ系擬似プロシジャ８（以下、ＲＡＭ系擬似プロシジ
ャと略称する）は、被試験情報処理装置の各種メモリを
論理シミニレ−ジョン言語により記述したものであり、
論理回路モデル１２．論理機能モデル１３０両方から共
通にアクセスされる。
次に、このようなシステム構成に於ける論理シミュレー
ションの詳細動作例を説明する。
最初に、連絡ルーチン１４が論理回路モデル１２の初期
＋）　セット、りｏ７りの発生、　Ｐ　Ｓ　Ｗ　１６１
．ＧＲ。
１６２　、　ＣＲ１６３等各レジスタへの初期値の設定
等のＳＩＭ開始処理を行う。その後、ＰＳＷ１６１゜Ｇ
Ｒ１６２、ＣＲ１６３等各レジスタ、及び、種々の情報
を伴い、論理機能モデル処理１３を起動する。
論理機能モデル処理１５は、初期設定部の命令を実行す
る為、連絡ルーチン１４経由で受は取ったＲＥＧ系擬似
プロシジャ１６内のＰＳＷ１６１　、　ＣＲ１６２、Ｃ
Ｒ１６３等の情報を内部レジスタ１８ヘセツトしその後
、内部レジスタ１８内のＰＳＷ１８１で指定された命令
を、ＲＡＭ系擬似プロシジャ８（例えば、ＭＳ８１）か
ら読み出す。
この読み出された命令を解読し、オペランドの指定がレ
ジスタの場合は、論理機能モデル１３内の内部レジスタ
１８から、また、オペランドの指定がメモリの場合は、
ＲＡＭ系擬似プロシジャ８から必要なオペランドを読み
出す。読み出したオペランドにより、所定の演算を行い
、格納先のオペランドの指定がレジスタの場合は論理機
能モデル１３内の内部レジスタ１８へ、演算結果をセッ
トし、また、メモリの場合はＲＡＭ系擬似プロシジャ８
へ演算結果を書き込む。命令を実行し終ったら、ＰＳＷ
ｌａｌの命令アドレスを更新し、次の命令を読み出し、
同様の方法で、再び、命令を実行する。
この動作を、初期設定部の全命令に対して繰り返す。
論理機能モデル１３は、初期設定部の命令を実行し終っ
た時、命令実行動作を中断し、更新済のＰＳＷ　１８１
　、　ＧＲ１８２、ＣＲ１Ｂ５等各レジスタ、及び、種
々の情報を連絡ルーチン１４へ送る。連絡ルーチン１４
は、論理機能モデル１５から受げ取った情報に基き、論
理シミエレーシ１ン継続の必要性を判定する。継続が必
要ない場合は、結果コード表示等のＳＩＭ終了処理を行
う。継続が必要な場合は、論理機能モデルから送られた
ＰＳＷｌａｌ、Ｇ几１８２　、　ＣＲ１Ｂ３等各レジス
タの値を、論理回路モデル１２内ＲＥＧ系擬似プロシジ
ヤ１６ヘセツトし、論理回路モデル１２を起動する。論
理回路モデル１２は、試験実行部を実行する為、連絡ル
ーチン１４によりセットされたＰ　Ｓ　Ｗ　１６１の情
報を参照し、指定された命令を几ＡＭ系擬似プロシジャ
８から読み出す。この読み出した命令を解読し、オペラ
ンドの指定がレジスタの場合はＲＥＧ系擬似プロシジャ
１６から、また、オペランドの指定がメモリの場合はｌ
（ＡＭ系擬似プａシジャ８から、必要なオペランドを読
み出す。読み出したオペランドにより、所定の演算を行
う。演算結果の格納に際しても、オペランドの指定がレ
ジスタの場合は、凡ＥＧ系擬似プａシジャ１６へ演算結
果をセットし、また、オペランドの指定がメモリの場合
は、　Ｒ，ＡＭ系擬似プロシジャ８へ演算結果を書き込
む。命令を実行し終ったら、Ｐ　Ｓ　Ｗ　１６１の命令
アドレスを更新し、次の命令を読み出す。以下、同様の
方法で、再び、命令を実行する。この動作を試験実行部
の全命令に対して繰り返す。
論理回路モデル１２は、試験実行部の命令を実行し終っ
た時、命令実行動作を中断し、更新済のＰ８Ｗ　１（５
１、ＧＲ１６２、Ｃｆ’Ｌ　１６３等各レジスタ、及び
、種々の情報を連絡ルーチン１４へ送る。連絡ルーチン
１４は、論理回路モデル１２が更新したＰＳＷ１６１、
　ＧＲ１６２、ＣＲ，ｔ６ｓ等各レジスタ、及び、起動
に必要な種々の情報を伴い、論理機能モデル１３を起動
する。論理機能モデル１３は、結果判定部の命令を実行
する為、連絡ルーチン１４経由で受は取ったＰＳＷ１６
１．　ＧＲＩ　６２．　ＣＲＩ　６５等の情報を内部レ
ジスタ１８ヘセツトし、その後Ｐ８Ｗ１８１で指定され
た命令をＲＡＭ系擬似プａシジャ８から読み出す。
以下、初期設定部の命令を実行したのと同様の方法で命
令実行を繰り返し、結果判定部の命令を全て実行する。
論理機能モデル１３は、結果判定部の命令を実行し終っ
た時、ＴＭＰ上で試験が継続している場合には、次試験
の初期設定部を前記と同様の方法により実行する。そし
て、次試験の初期設定部の命令を実行し終った時、また
は、ＴＭＰ上で試験が継続してな（、ＴＭＰを最後迄実
行し終った時、論理機能モデル１３は命令実行動作を中
断または停止し、更新済のＰＳＷｌａｌ、　ＧＲ１８２
，Ｃ凡１８３等各レジレジ、及び、種々の情報を連絡ル
ーチン１４へ送る。
連絡ルーチン１４は、論理機能モデル１３から受げ取っ
た情報に基ぎ、論理シミニレ−シコン継続の必要性を判
定する。継続が必要な場合は、前記と同様の方法により
、再度、論理回路モデル１２を起動し、論理回路モデル
１２は命令実行を繰り返す。
継続が必要ない場合は、前記同様方法により、結果コー
ド表示等のＳＩＭ終了処理を行い、論理シミル−ジョン
を終了する。
〔発明が解決しようとする問題点〕
上記従来技術では、被試験情報処理装置を構成する複数
の論理ユニットの内、一部のユニットの　。
論理回路モデルが先行して開発されても、全ユニットの
論理回路モデルが揃わない限り、ＴＭＰを用いた論理シ
ミュレーションによる先行ユニットの論理検証を行うこ
とができないという問題がある。
また、一部のユニットの論理検証であっても、他ユニッ
トを接続しなければならないので、論理シミュレーショ
ンを行つ【も、他ユニットに論理誤り等があった場合、
期待した結果が得られない問題がある。
さらに、論理回路モデルが大規模となる為、論理シミュ
レーシｌンで使用する計算機メモリ量や計算機時間等が
増加し、そのため、ジョブ出力のターンアラウンドタイ
ムが長（なる問題がある。
本発明の目的は、かρ・る問題を解決すべ（、被試験情
報処理装置が複数の論理ユニットから構成されていても
、一部のユニットの論理回路モデルだけで、ＴＭＰを用
いた論理シミュレーションを実施し、早期に、効率よい
論理検証を行うことにある。
また、他の目的として、論理回路モデルの小規模化ニよ
り、論理シミュレーションで使用する計ＪｊＬ機メモ１
Ｊｆｆ計算機時間等、計算機資源の縮減を行い、論理シ
ミエレーシ１ンの効率向上を図ることにある。
〔問題点を解決するための手段〕
上記目的は、被試験情報処理装置の論理の一部を被試験
ユニットとして定義した論理回路モデルと、論理回路モ
デルに対応するインタフェースにおいて動作機能を分離
可能にした論理機能モデルと、このインタフェースにお
いて必要となる種々の情報を倫理回路モデルと論理機能
モデルとの間で伝達し合い、両モデル間の命令実行制御
を行う連絡部とを設けることにより、達成される。
〔作用〕
Ｔ　Ｍ　Ｐを構成する複数命令の内、１１１ＩＡの命令
の実行処理についての作用を説明する。
まず、論理機能モデルで命令実行処理を始める。
論理機能モデルの機能動作が、論理回路モデルで定雀し
た被試験ユニットに対応する動作機能とのインタフェー
スのところ迄実行された時、論理機能モデルは命令実行
処理を中断する。中断時の論理機能モデルの情報を、連
絡部が倫理回路モデルへ伝える。論理回路モデルは、そ
の情報に基き、論理機能モデルでの命令実行処理を継続
する形で、命令実行処理を始める。論理回路モデルでの
命令実行処理が終った時、連絡部は、その時の論理回路
モデルの情報を論理機能モデルへ伝える。論理機能モデ
ルは、その情報に基き、論理回路モデルでの命令実行処
理を継続する形で、被試験ユニットに対応する動作機能
とのインタフェースのところから命令実行処理を再開す
る。
〔実施例〕
以下、本発明の一実施例を、第１図、第４図により詳細
に説明する。
第４図は、本発明による論理シミニレ−ジョンの動作原
理を説明する図である。
第４図で、２０は論理回路モデルの論理ユニツに２１は
論理機能モデルの動作機能群を表わす。一般に、論理機
能モデルの命令実行処理速度は、論理回路モデルの命令
実行処理速度に比し、１０ａ〜１０４倍一連である。Ｉ
Ｕ、ＢＵ、ＦＵ、ＧＵ、８Ｕ、ＣＵ等は、第２図で説明
したものと同様で、情報処理装置を構成する論理ユニッ
トを示す。
本実施例では、論理回路モデルとして、ＧＵと略称する
汎用演算ユニットのみが定義されている場合を例にとり
説明する。
まず、初期設定部の命令を、従来方法と同様にして論理
機能モデルで高速に実行する。この論理機能モデルが初
期設定部の命令を実行し終った時、本発明の方法による
論理シミュレーシ四ンモードでは、試験実行部もまた、
引き続き、論理機能モデルで実行を始める。そして、論
理機能モデルの機能動作が、論理回路モデルで定義した
ＧＵに相当する動作機能とのインタフェースのところま
で進んだ時、論理機能モデルは、命令実行処理を中断し
、命令実行モデルを、それ迄の論理機能モデルから論理
回路モデルへ切り換える。論理回路モデルは、論理機能
モデルでの命令実行処理を継続する形で、ＧＵ２０とし
ての命令実行処理を行う。
論理回路モデルでの命令実行処理が終った時、命令実行
キデルな、今度は前と逆に、論理回路モデルから論理機
能モデルへ切り換える。論理機能モデルは、論理回路モ
デルでの命令実行処理を継続する形で、ＧＵ２０に相当
する動作機能とのインタフェースのところから命令実行
を再開し、命令実行の残りの処理を行う。以後、同様に
して、試験実行部の個々の命令を、論理回路モデルと論
理機能モデルとにより、順次実行する。
両モデールにより、試験実行部の命令が全て実行し終っ
た時、論理機能モデルは、従来方法と同様にして、引き
続き、結果判定部の命令を実行し始める。結果判定部の
命令を実行し終ると、論理機能モデルは、引き続き、次
試験の初期設定部の命令を実行し始める。以後、これを
繰り返し、Ｔ　ＭＰの各試験部を順次実行する。
次に、第１図により本発明による論理シミュレーション
のシステム構成の一実施例とその詳細動作を説明する。
論理回路モデル１は、第３図で述べたのと同じ基本論理
素子によって構成された、被試験情報処理装置内の汎用
演算を行うＧＵ４と、ＧＵに存在するＰ　Ｓ　Ｗ　ｓｌ
、　Ｇ　Ｒ５２等、及び、Ｇ［Ｊと他ユニットとのイン
タフェース動作で必要となる命令バッファレジスタ５５
（以下、ＩＢＲと略ス）、オペランドバッファレジスタ
５４（以下、ＯＢ几と略す）等のＲＥＧ系擬似プロシジ
ャ５とから構成されている。また、論理機能モデル２は
、第３図で述べたのと同じ論理機能モデル忙、新たに、
動作モードにより、ＧＵＫ相当する動作機能６に至るイ
ンタフェースのところで、論理機能モデルの命令実行処
理を、中断および再開する機能を設けたものである。連
絡ルーチン３は、第３図に述べたのと同様に、論理シミ
ュレーシコン言語１機械語命令により記述され、前記両
モデル間の情報の伝達と命令実行制御を行う。ＲＡＭ系
擬似プロシジャ８は、第３図で述べたものと同じである
。
さて、このシステムに於ける論理シミュレータ１ンの詳
細動作を説明する。
まず、最初に、連絡ルーチン３が論理回路モデル１の初
期リセット、クロックの発生、ＰＳＷ５１゜Ｇ　Ｒ５２
等各レジスタへの初期値の設定等のＳＩＭ開始処理を行
う。その後、Ｐ８Ｗ５１．ＧＲ５２等各レレジタ、及び
、種々の情報を伴い、論理機能モデル２を起動する。論
理機能モデル２は、従来方法と同様にして、初期設定部
の命令を実行する。
その為、論理機能モデル２は、連絡ルーチン３経由で受
は取ったＰＳＷ５１．ＧＲ５２等の情報を内部レジスタ
７へセットし、その後、ＰＳＷ７Ｎで指定された命令を
ＲＡＭ系擬似プロシジャ８（例えば、Ｍ２Ｂ５）から読
み出す。この命令を解読し、オペランドの指定がレジス
タの場合は、論理機能モデル２内の内部レジスタ７から
、また、オペランドの指定がメモリの場合は、几ＡＭ系
擬似プクシジャ８から、必要なオペランドを読み出す。
読み出したオペランドにより、所定の演算を行い、格納
先きのオペランドの指定がレジスタの場合は、論理機能
モデル２内の内部レジスタ７へ演算結果をセットし、ま
た、メモリの場合は、ＲＡＭ系擬似プロシジャ８へ演算
結果を書き込む。命令を実行し終ったら、Ｐ　８　Ｗ７
１の命令アドレスを更新し、次の命令を読み出し、前記
と同様の方法で、再び、命令を実行する。この動作を初
期設定部の全命令に対して繰り返す。
論理機能モデル２が、初期設定部の命令を実行し終った
時、従来方法では、直ちに、論理機能モデル１３による
命令実行動作を停止し、命令実行モデルを論理機能モデ
ル１５から論理回路モデル１２へ切り換え、論理回路モ
デル１２で試験実行部の命令を実行したのに対し、本発
明では、引き続き、論理機能モデル２が試験実行部の命
令を実行し始める。実行対象の命令が試験実行部の命令
であり、かつ、命令実行開始であることから、フローチ
ャート上は「演算前」になり、論理機能モデル２は、初
期設定部の命令の実行と同様に、更新されたＰＳ　Ｗ７
１で指定された命令をＲＡＭ系擬似プロシジャ８から読
み出しＩ　Ｂ　Ｒ７３にセットする。この命令を解読し
、オペランドの指定がレジスタの場合は、そのままにし
ておき、オペランドの指定がメモリの場合にのみ、ＲＡ
Ｍ系擬似プロシジャ８か。
ら必要なオペランドを読み出し、ＯＢ　Ｒ７４にセット
する。次に、このオペランドを用いて演算を行うが、本
実施例では、汎用演算を行５ＧＵ４を論理回路モデル１
として定、義しているので、論理機能モデル２での命令
実行処理は、ここで一旦、中断し、更新済のＧＲ７２，
ＩＢＲ７へＯＢＲ，７４４各レジスタ、及び、種々の情
報を連絡ルーチン３へ送る。連絡ルーチン３は、論理機
能モデル２から受は取った情報に基き、論理シミュレー
ション継続の必要性を判定する。継続が必要ない場合は
、結果コード表示等のＳ　Ｉ　ｆＶ１終了処理を行う。
継続が必要な場合は、論理機能モデルから送られたＰＳ
Ｗ７１．　ＧＲ，７２，ＩＢＲ，７３，ＯＢＲ，７４等
レジジスタの値を論理回路モデル１内ＲＥＧ系擬似プロ
シジヤ５ヘセツトし、論理回路モデル１を起動する。論
理回路モデル１は、連絡ルーチン３によりＩＢ几５３に
セットされた命令を参照し、オペランドの指定がレジス
タの場合は、Ｑ）１．５２等のデータを用いて、また、
オペランドの指定がメモリの場合は、ＯＢ　Ｒ５４のデ
ータを用いて、演算を行う。
演算結果の格納に際しても、オペランドの指定がレジス
タの場合は、ＧＲ５２４へ、また、メモリの場合は、０
ＢＲ５４に、演算の結果をセットする。
論理回路モデル１に於いて、所定の演算処理が全て終る
と、論理回路モデル１は、更新済のＧＲ５２，０ＢＲ５
４等各レジスタ、及び、種々の情報を連絡ルーチン３へ
送る。連絡ルーチン３は、論理回路モデル１が更新した
ＧＲ５２，ＯＢ凡５４等各レジレジ、及び、起動に必要
な踵々の情報を伴い、論理機能モデル２を起動する。論
理機能モデル２は、連絡ルーチン３経由で受は取ったＧ
Ｒ５２゜０８　Ｒ５４等の情報を内部レジスタ７へセッ
トした後、試験実行部の命令の残りの処理を行う。演゛
算結果の格納に際しても、オペランドの指定がメモリの
場合は、ＯＢ　Ｒ７４１ｃセツトされた演算結果なＲ，
ＡＭ系擬似プロシジャ８へ書き込む。オペランドの指定
がレジスタの場合は、演算結果が、既に、内部レジスタ
７のＧＲ７２にセットされているので、そのままにする
。
この様にして、１個の命令が、「論理機能モデル２→論
理回路モデル１→論理機能モデル２」を経て、実行し終
ると、論理機能モデル２は、ＰＳＷ７１の命令アドレス
を更新し、次の命令を読み出し、前記同様の方法で、再
び、命令を実行し始める。
この動作を試験実行部の全命令に対して繰り返す。
両モデルにより試験実行部の命令を全て実行し終ると、
論理機能モデル２は、結果判定部の命令を実行し始める
。論理機能モデル２は、初期設定部の命令を実行したの
と同様の方法で命令実行を繰り返し、結果判定部の命令
を全て実行する。論理機能モデル２は、結果判定部の命
令を実行し終つた時、ＴＭＰ上で試験が継続している場
合にＩｔζ次試験の初期設定部を前記と同様方法により
実行する。そして、次試験の初期設定部の命令を実行し
終った時、前述の方法で試験実行部の命令の命令実行処
理を始める。前述のようにして、試験実行部の命令の命
令実行処理が７１理回路モデルとのインタフェースのと
ころ迄進んだ時、または、ＴＭＰ上で試験が継続してい
な（て、ＴＭＰを最後迄実行し終った時、論理機ｄヒモ
デル２は命令実行動作を中断または停止し、更新済のＰ
ＳＷ７１．ＧＲ７２，０ＢＲ７４等各レジスタ、及び、
種々の清報を連絡ルーチン６へ送る。連絡ルーチン３は
、論理機能モデル２から受は取った情報に基き、論理シ
ミニレ−ジョン継続の必要性を判定する。継続が必要な
場合は、前述の方法により、再度、論理回路モデル１を
起動し、論理回路モデル１は命令実行を繰り返す。継続
が必要ない場合は、前記同様方法により、結果コード表
示等の８１Ｍ終了処理を行い、論理シミュレーションを
終了する。
尚、本発明に述べた論理シミニレ−ジョン方法、は、論
理回路モデル１．論理機能モデル２を構成する論理ユニ
ット名称、論理ユニット数が、本実施例で述べた論理ユ
ニット名称、論理ユニット数と異る場合でも、同様に適
用できる。
また、論理回路モデルとして、信号のレベル変換と信号
の伝達を行うアダプタシステムを経由して、実機の論理
回路を直擬に接続する場合に於いても、同様忙、適用可
能である。
本実施例によれば、被試験情報処理装置が複数個の論理
ユニットから構成されていても、一部のユニットの論理
回路モデルを用意するだけで、ＴＭＰを用いた論理シミ
、エレーシ冒ンができるので、先行して開発されたユニ
ットの論理を、ＴＭＰを用いて、早期に、効率よく検証
することができる。
また、一部の論理ユニットの論理回路モデルだけを使用
する為、論理回路モデルが小規模となり、論理シミュレ
ーションで使用する計算機メモリ量の減少、及び、計算
機時間の短縮ができるという効果が得られる。
〔発明の効果〕
以上の説明から明らかなように、本発明によれば、被試
験情報処理装置が複数個の論理ユニットから構成されて
いても、一部のユニットの論理回路モデルを用意するだ
けで、Ｔ　Ｍ　Ｐを用いた論理シミュレーションができ
るので、論理回路モデルが小規模となり、論理シミュレ
ーションで使用する計算機メモリ童の減少、及び、計算
機時間の短縮ができるという効果が得られる。
【図面の簡単な説明】
第１図は本発明による論理シミュレーション装置の一実
施例を示すシステム構成と動作を説明するための図、第
２図は従来技術による論理シミュレーション装置の動作
原理を説明するための図、第３図は従来技術による論理
シミニレ−シラン装置のシステム構成と動作を説明する
ための図、第４図は本発明による論理シミュレーション
装置の一実施例の動作原理を説明するための図である。 １・・・論理回路モデル、２・・・論理機能モデル、３
・・・連絡ルーチン、４・・・汎用演算ユニット、５・
・・ＲＥＧ系擬似プａシジャ、５１−Ｐ　Ｓ　Ｗ、　５
２・ＧＲ１３３・・・ＩＢＲ，，５４・・・ＯＢＲ，，
１５・、・論理機能モデル内のＧＵ相当の動作機能、７
・・・内部レジスタ、７１・・・ＰＳＷ、７２・・・Ｇ
Ｒ，，７３・・・ＩＢＪ７４・・・ＯＢＲ，８・・・Ｒ
ＡＭ系擬似プａシジャ、８１・・０Ｍ　Ｓ　、　２０・
・・論理回路モデルの論理ユニット、２１・・・論理機
能モデルの動作機能群。

Claims (1)

    【特許請求の範囲】
  1. １、動作経過を詳細に計算できる基本論理素子で被試験
    情報処理装置の論理の一部を構成した論理回路モデルと
    、前記以外の論理を、その機能動作を機械語命令で記述
    し、高速に当該論理の機能動作を実行する論理機能モデ
    ルと、前記両モデル間の情報の伝達と命令実行制御とを
    行う連絡部から構成される論理シミュレーションシステ
    ムに於いて、試験プログラム内個々の命令の命令実行処
    理を、前記連絡部を仲立ちとし、前記両モデルで分担し
    て行うことを特徴とする情報処理装置の論理シミュレー
    ション方法。
JP61023782A 1986-02-07 1986-02-07 情報処理装置の論理シミユレ−シヨン方法 Granted JPS62182939A (ja)

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