JPH01243136A - 論理シミュレーション方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報処理装置の論理シミュレーション方式に
関し、特に、情報処理装置の論理回路モデルと情報処理
装置の試験プログラムを格納するメモリの擬似プロシジ
ャとから構成される論理シミュレーション装置において
、メモリアクセスで高位アドレスアクセスを可能にした
論理シミュレーション方式に関するものである。

〔従来の技術〕

情報処理装置の論理設計の検証を行うための論理シミュ
レーション装置は、例えば、情報処理装置の論理回路モ
デルと情報処理装置の試験プログラムを格納するメモリ
の擬似プロシジャとから構成されている。このような論
理シミュレーション装置におけるメモリアクセス方法を
、第５図により説明する。

第５図において、１は論理回路モデル、２はメモリの擬
似プロシジャである。論理回路モデル１は、動作経過を
詳細に計算できる基本論理素子モデルを用いて、論理シ
ミュレーション対象装置の論理を構成した論理処理装置
の論理回路モデルである。また、擬似プロシジャ２は、
論理回路モデル１が命令実行を行う場合に使用する命令
データやオペランドデータ等を格納する記憶装置を擬似
するメモリの擬似プロシジャである。この擬似プロシジ
ャ２で記憶できる記憶容量は、論理シミュレーションの
ジョブを実行する計算機のメモリ容量の制限から、例え
ばＩＭＢに設定されている。

論理シミュレーションで実行させる試験プログラムの規
模にもよるが、擬似プロシジャ２の中には充分な未使用
領域が含まれている。

論理回路モデル１の中には、例えば、第１命令バツフア
レジスタ（ＩＢＲＯ）３．第２命令バツフアレジスタ（
ＩＢＲＩ）４．汎用レジスタ（ＧＲＩ）５等が設定され
ている。第１命令バッファレジスタ３．第２命令バツフ
アレジスタ４に、図示するような命令がそれぞれ存在し
、これらの命令を実行する場合を例にして、論理シミュ
レーションにおけるメモリアクセスを説明する。

第１命令バツフアレジスタ（ＩＢＲＯ）３の命令ｒＬ　
　ＧＲＩ、＃４００００Ｊは、メモリ（擬似プロシジャ
２）の（４００００）、、番地（１６進数の４００００
番地：１０進数では２５６に番地）から始まる４バイト
のデータを汎用レジスタ（ＧＲＩ）５へ格納する処理を
行う命令である。また、第２命令バツフアレジスタ（Ｉ
　Ｂ　Ｒ１）４ノ命令ｒＬ　　ＧＲＩ、＃１０００００
０Ｊは、同じように、メモリの（１００００００）□６
番地（１６Ｍ番地）から始まる４バイトのデータを汎用
レジスタ（ＧＲＩ）５へ格納する命令である。

まず、第１命令バツフアレジスタ（ＩＢＲＯ）３の命令
ｒＬ　　ＧＲＩ、＃４００００Ｊを実行する。コノ場合
には、命令が示すメモリアクセスアドレスは２５６に番
地であり、メモリの擬似プロシジャ２の記憶容量のＩＭ
Ｂを超えない。このため、擬似プロシジャ２の２５６に
番地をアクセスし、読出したデータを汎用レジスタ５へ
格納する。

次に、第２命令バツフアレジスタ（ＩＢＲＩ）４の命令
ｒ　Ｌ　　Ｇ　Ｒ１、＃　１００ＯＯＯＯＪを実行する
。この場合には、命令が示すメモリアクセスアドレスは
１６Ｍ番地であり、メモリの擬似プロシジャ２の記憶容
量のＩＭＢを超え、アクセスすべきデータが格納されて
いる場所（１６Ｍ番地）が存在しないので、この命令は
実行できないことになる。

〔発明が解決しようとする課題〕

このように、情報処理装置の論理回路モデルと情報処理
装置の試験プログラムを格納するメモリの擬似プロシジ
ャとから構成される論理シミュレーション装置において
、論理シミュレーションでメモリアクセスを行う命令を
実行する場合、メモリの擬似プロシジャの記憶容量を超
える高位アドレスアクセスを伴う命令は実行できず、命
令実行の論理シミュレーションは行えないことになる。

すなわち、論理シミュレーションで使用するメモリの擬
似プロシジャが、論理シミュレーションのジョブを実行
する計算機のメモリ容量の制限から、例えばＩＭＢの記
憶容量に設定されている場合、それ以上の高位アドレス
、１６Ｍ番地のような高位アドレスのメモリアクセスを
伴う論理シミュレーションは行えないことになる。

ところで、実機調整では、６４ＭＢ程度の記憶装置を接
続して動作させて、最終的な調整を行うことになるが、
論理シミュレーションにおいては、前記理由からＩＭＢ
程度のメモリの擬似プロシジャしか接続できないため、
結果的に実機とは異なる記憶容量のもとて論理シミュレ
ーションすることになり、論理不良を実機調整のときま
で、見逃す可能性があるという問題点があった。

本発明は、上記問題点を解決するためになされたもので
ある。

本発明の目的は、情報処理装置の論理回路モデル−と情
報処理装置の試験プログラムを格納するメモリの擬似プ
ロシジャとから構成される論理シミュレーション装置に
おいて、メモリの擬似プロシジャで定義する記憶容量が
制限されていても、記憶容量の制限値以上の高位アドレ
スのメモリアクセスを伴う論理シミュレーションを可能
にすることにある。

本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

〔課題を解決するための手段〕

上記目的を達成するため、本発明においては、情報処理
装置の論理回路モデルと情報処理装置の試験プログラム
を格納するメモリの擬似プロシジャとから構成される論
理シミュレーション装置において、論理回路モデルが擬
似プロシジャをアクセスする際に送出するメモリアクセ
スアドレスを管理するアドレス管理プロシジャを設け、
該アドレス管理プロシジャにより、メモリアクセスアド
レスが擬似プロシジャで定義した記憶容量を超えないア
ドレスの場合はそのままで、前記記憶容量を超えるアド
レスの場合は前記記憶容量を超えないアドレスに、メモ
リアクセスアドレスのアドレス変換を行い、擬似プロシ
ジャをアクセスすることを特徴とする。

〔作用〕

前記手段によれば、論理シミュレーション装置において
、論理回路モデルがメモリの擬似プロシジャをアクセス
する際に送出するメモリアクセスアドレスを管理するア
ドレス管理プロシジャが設けられる。アドレス管理プロ
シジャは、メモリアクセスアドレスが実在しない高位ア
ドレスの場合、高位アドレスを低位アドレスに変換する
アドレス変換テーブルを用いて、メモリアクセスアドレ
スの高位アドレスを実在する低位アドレスとするアドレ
ス変換を行う。

論理シミュレーションを行う場合、論理シミュレーショ
ン対象装置の論理回路モデルがメモリの擬似プロシジャ
へ送出するメモリアクセスアドレスは、アドレス管理プ
ロシジャに取り込まれる。

アドレス管理プロシジャは、取り込んだメモリアクセス
アドレスを調べ、メモリの擬似プロシジャの記憶容量以
上の高位アドレスの場合、当該メモリアクセスアドレス
をアドレス変換テーブルにより、実在する低位アドレス
とするアドレス変換を行い、変換したメモリアクセスア
ドレスをメモリの擬似プロシジャへ送出する。これによ
り、メモリの擬似プロシジャの記憶容量以上の高位アド
レスのメモリアクセスアドレスでも、そのまま、メモリ
アクセス動作が可能となり、論理シミュレーションが行
える。このため、メモリの擬似プロシアー ジャで定義した記憶容量を超える高位アドレスでもメモ
リアクセスが行えるので、高位アドレス系の論理検証を
行うことができる。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

なお、実施例を説明するための企図において、同一要素
は同一符号を付け、その繰り返しの説明は省略する。

第１図は、本発明の一実施例にかかる論理シミュレーシ
ョン方式におけるメモリアクセスを説明する図である。

第１図において、１は論理回路モデル、２はメモリの擬
似プロシジャ、６はアドレス管理プロシジャ、また、７
はアドレス変換テーブル（Ａ　ＣＴ　：　Ａｄｄｒｅｓ
ｓ　　Ｃｏｎｖｅｒｓｉｏｎ　　Ｔ　ａｂｌｅ）である
。論理回路モデル１、擬似プロシジャ２は、第５図で説
明したものと同じものである。論理回路モデル１とメモ
リの擬似プロシジャ２との間にあるアドレス管理プロシ
ジャ６は、論理回路モデル１からメモリの擬似プロシジ
ャ２に送出されるメモリアクセスアドレスを調べ、該メ
モリアクセスアドレスの大きさによっては、アドレス変
換テーブル７により、擬似プロシジャ２のアクセスアド
レスのアドレス変換を行う。また、アドレス変換テーブ
ル７は、メモリの擬似プロシジャ２が存在しない高位ア
ドレスのアドレスデータを、擬似プロシジャ２で定義さ
れた記憶容量のＩＭＢ内で予じめ用意された未使用領域
アドレスにアドレス変換するためのテーブルである。す
なわち、高位アドレスによるメモリアクセスを、擬似プ
ロシジャ２のＩＭＢ内の低位アドレスによるメモリアク
セスに変更するため、アドレス変換する高位アドレスに
対するアドレス変換後の低位アドレスを格納したアドレ
ス変換テーブルである。

第２図は、擬似プロシジャのメモリアドレス空間におけ
るメモリデータの配置を示す図である。

また、第３図はアドレス変換テーブルの作成処理の一例
を示すフローチャートである。

次に、第２図および第３図を参照して、アドレス変換テ
ーブルの作成処理を説明する。第２図に示すように、仮
想的なメモリの記憶容量は６４ＭＢとし、メモリの擬似
プロシジャに定義された実際の記憶容量はＩＭＢとする
。メモリに記憶するデータとしては、データＡ、データ
Ｂ、およびデータＣの３組のデータが存在するものとす
る。

データＡは実メモリ領域のメモリアドレスの○番地から
始まる４　ＫＢ　（４０９６Ｂｙｔｅ）のデータとし、
データＢは仮想的なメモリ領域のメモリアドレスの２Ｍ
番地から始まる４ＫＢのデータであり、実体はデータＡ
の直後の番地すなわち４に番地から始まる４ＫＢのメモ
リ領域にアドレス付けされているデータとする。また、
同様に、データＣは仮想的なメモリ領域のメモリアドレ
スの８Ｍ番地から始まる４ＫＢのデータであり、実体は
データＢの直後の番地すなわち８に番地から始まる４Ｋ
Ｂのメモリ領域にアドレス付けされているデータとする
。そして、データＡ、データＢ、およびデータＣの各デ
ータに対して、それぞれに開始アドレス５ＡＤＲｎ　（
ｎ　：　１〜３）と長さＬＮＧｎ（ｎ：１〜３）がそれ
ぞれに与えられているものとする。

次に、これら３組のデータＡ、データＢ、およびデータ
Ｃに対応するアドレス変換テーブルの作成処理を説明す
る。

データＡは、実メモリ領域の１．ＭＢ以内に存在するた
め、データＡに対するアドレス変換テーブルのデータは
作成しない。アドレス変換テーブルのデータは、データ
ＢおよびデータＣに対して作成する。第３図を参照して
説明する。

まず、ステップ３１において、メモリ領域のデータを格
納する書込アドレスＺＡＤＲを求める。

アドレスを付は直す変換アドレスの番地は、データＡの
直後の番地からとするため、データＡの開始アドレス５
ＡＤＲＩと長さＬＮＧＩを加算したものを求め、書込ア
ドレスＺＡＤＲとしてセットする。次にステップ３２で
データ番号ｎに２をセットして、処理するデータとして
データＢを指定する。次のステップ３３では、読取アド
レスＡＤＲと終了アドレスＥＡＤＲを求める。読取アド
レスＡＤＲとしては、データＢの開始アドレスＳＡ−１
１＝ ＤＲ２（２Ｍ番地）をセットし、終了アドレスＥＡＤＲ
としては、データＢの開始アドレス５ＡＤＲ２と長さＬ
ＮＧ２を加算したもの（２Ｍ＋４Ｋ）をセットする。次
のステップ３４においては、アドレス変換テーブルＡＣ
Ｔのアドレス変換データを設定する。ここでは、アドレ
ス変換テーブルＡＣＴに設定するカラムアドレスのデー
タとして、アドレス変換テーブルＡＣＴにおける読取ア
ドレスＡＤＲで示される番地（初期値＝２Ｍ）に書込ア
ドレスＺＡＤＲの初期値（４Ｋ）を登録する。

次のステップ３５においては、仮想的なメモリ領域ＭＳ
の読取アドレスＡＤＨで示される番地（初期値は２Ｍ番
地）に格納された８　ｂｙｔｅのデータを読出しデータ
ＤＡＴＡとし、このデータＤＡＴＡを実メモリ領域ＭＳ
の擬似プロシジャの書込アドレスＺＡＤＲで示される番
地（初期値は４に番地）に格納する。これにより、当該
データのアドレス付は直しの処理が行われる。次のステ
ップ３６では読出アドレスＡＤＲ，書込アドレスＺＡＤ
Ｒにそれぞれ８を加算して番地更新する。次にステンプ
３７において、読出アドレスＡＤＲと終了アドレスＥＡ
ＤＲとを比較して、最終データを格納し終ったか否かを
調べる。読出アドレスＡＤＲが終了アドレスＥＡＤＲ未
満であり、最終データの格納が終っていなければ、ステ
ップ３５に戻って、ステップ３５．ステップ３６の動作
を繰り返し行い、個々のデータのアドレスの付は直しの
処理を行う。ステップ３７で読出アドレスＡＤＲが終了
アドレスＥＡＤＲ以上であり、最終データの格納が終っ
ていれば、ステップ３８に進み、次のデータＣを指し示
すために、データ番号ｎを更新する。

次に、ステップ３９においては、全データの処理が終っ
たかをデータ番号ｎとデータ番号の最大値Ｎとの比較に
よりチエツクする。まだ、データＣの処理が残っている
場合には、ステップ３３へ戻り、上述と同様にして、ス
テップ３３からの動作を繰り返す。全データの処理が終
った時、アドレス変換テーブルの作成処理を終了する。

ここでは、仮想的なメモリの容量が６４．ＭＢであり、
アドレス変換テーブル（ＡＣＴ）７へのデ−タの登録処
理（ステップ３４）を４ＫＢ単位で行っているので、最
終的なアドレス変換テーブルにおけるデータの登録総数
は、 となる。

次に、このような処理で作成したアドレス変換テーブル
７を用いて行う論理シミュレーションにおけるメモリア
クセスを説明する。

・再び、第１図を参照する。論理回路モデル１内の第１
命令バツフアレジスタ（Ｉ　ＢＲ○）３と第２命令バツ
フアレジスタ（ＩＢＲＩ）４には、それぞれ第１の命令
ｒＬ　　ＧＲＩ、＃４００００Ｊ　、第２の命令ｒ　Ｌ
　　Ｇ　Ｒ１、＃　１００ＯＯＯＯＪ　　（第５図で説
明した命令と同じ命令）が存在し、これらの命令を実行
する場合を例にする。

まず、第１の命令ｒＬ　　ＧＲＩ、＃４００００Ｊを実
行すると、アドレス管理プロシジャ６が、論理回路モデ
ル１から擬似プロシジャ２へ送出されたメモリアクセス
アドレスを取り込み、アドレスが擬似プロシジャ２の記
憶容量を超えるが、超えないかを調べる。第１の命令の
場合、メモリアクセスアドレスは２５６に番地であり、
擬似プロシジャ２の記憶容量のＩＭＢを超えないので、
そのまま擬似プロシジャ２をアクセスし、読み出したデ
ータを汎用レジスタ（ＧＲＩ）　５へ格納する。

次に、第２の命令ｒ　Ｌ　　Ｇ　Ｒ１、＃　１００ＯＯ
ＯＯＪを実行すると、同様にして、アドレス管理プロシ
ジ・ヤ６が、論理回路モデル１から擬似プロシジャ２へ
送出されたメモリアクセスアドレスを取り込み、アドレ
スが擬似プロシジャ２の記憶容量を超えるか、超えない
かを調べる。第２の命令の場合、命令が示すメモリアク
セスアドレスは１６Ｍ番地であり、擬似プロシジャ２の
記憶容量のＩＭＢを超える。このため、アドレス管理プ
ロシジャ６はアドレス変換テーブル７を参照し、高位ア
ドレスの番地である］−６Ｍ番地を、擬似プロシジャ２
の記憶容量のＩＭＢ内の低位アドレスの番地（ここでは
、（８００００）□９番地：５１２に番地）に転換し、
このアドレスで擬似プロシジャ２をアクセスし、読み出
したデータを汎用レジスタ（ＧＲＩ）５へ格納する。

このようにアドレス変換を行うアドレス管理プロシジャ
６を設けることにより、メモリの擬似プロシジャ２で定
義された領域内でなく、存在しない高位アドレスでも、
あたかもメモリの擬似プロシジャ２で存在するかのよう
に論理シミュレーションにおけるメモリアクセスの命令
実行の動作ができることになる。

本実施例によれば、高位アドレスのメモリアクセスを伴
う命令実行の論理シミュレーションが、特別な制約がな
く行えるので、例えば、論理シミュレーション装置と実
際の情報処理装置の実機とを連動させることにより、実
機と論理シミュレーション装置との間で、連続的に命令
を実行する論理シミュレーションシステムを構成するこ
とが可能となる。

第４図は、論理シミュレーション装置と情報処理装置の
実機を連動させた論理シミュレーションシステムの構成
を示すブロック図である。第４図においで、８は論理シ
ミュレーション装置、９は情報処理装置の実機である。

論理シミュレーション装置８は、論理回路モデル１．擬
似プロシジャ２、アドレス管理プロシジャ６から構成さ
れており、第１図で説明したものと同じものである。実
機９は、実際の情報処理装置であり、命令を実行する命
令プロセッサ１０．記憶装置１１より構成されている。

１２はレベル変換アダプタシステムであり、実機９の実
信号情報を論理シミュレーション装置８のシミュレーシ
ョン情報に変換し、また、論理シミュレーション装置８
のシミュレーション情報を実機９の実信号情報に変換す
るものである。

動作の概略を説明する。実機９の記憶袋Ｗ１１の１００
番地に命令ｒ　Ｓ　Ｔ　　ＧＲ１、＃１００００００Ｊ
が存在し、１０４番地に命令ｒｔ、　　ＧＲＩ、＃１０
０００００Ｊが存在するものし、１番目のＳＴ命令を実
機９で実行し、２番目のＬ命令を論理シミュレーション
装置８で実行するものとする。これらの命令のオペラン
ドアドレスは共に（１００００００）１Ｇ番地（１６Ｍ
番地）となっている。

まず、ＳＴ全命令実機９で実行する為、命令プロセッサ
１０は、記憶装置１１の１００番地からＳＴ全命令命令
データを読み出し、命令プロセッサ１０内の命令バッフ
ァレジスタ（１，ＢＲＯ）１３へ格納して命令データを
解読して、命令を実行する。これにより、汎用レジスタ
（ＧＲＩ）１５のデータは取出され、記憶装置１１の１
６Ｍ６Ｍ番地納される。

命令プロセッサ１０は、１番目のＳＴ全命令実行し終っ
た時点で命令動作を停止する。この命令動作の停止は、
例えば、所定の命令アドレスまたはマイクロプログラム
のアドレスを設定しておき、命令動作中に、命令アドレ
スまたはマイクロプログしムのアドレスが設定したアド
レスと一致した時に命令動作を停止させるようにする。

命令プロセッサ１０の命令動作の停止に伴い、実機９の
全体動作においても命令動作の停止となる。

実機９は、命令動作停止後に、２番目のＬ命令を実行す
るのに必要となる各種の実機情報（ｐｓＷ、ＧＲ等のレ
ジスタ情報、命令動作を制御する制御メモリ情報、記憶
装置上のデータの情報）をダンプする。ダンプされた実
機情報を受け、レベル変換アダプタシステム１２は、ダ
ンプされた実機情報をシミュレーション情報に変換し、
論理シミュレーション装置８に供給する。

次に、論理シミュレーション装置８は、供給されたシミ
ュレーシ９ン情報により、２番目のし命令の論理シミュ
レーションの動作を開始する。論理シミュレーション装
置８では、２番目のＬ命令を実行しようとするが、論理
シミュレーションのジョブを実行する計算機のメモリ量
の制限から、メモリの擬似プロシジャ２がＩＭＢの記憶
容量に定義されているため、２番目のＬ命令実行で必要
となる１６Ｍ６Ｍ番地４　ｂｙｔｅのオペランドデータ
を確保できない。そこで、論理シミュレーション装置８
は、前述したような処理でアドレス変換テーブル７を作
成して、１６Ｍ６Ｍ番地ペランドデータを、例えば５１
２に番地にアドレス付は直す処理を行い、論理回路モデ
ル１からの１．６Ｍ番地へのアクセスを、実際には５１
２に番地へのアクセスで行う処理を実行する。これによ
り、実機９−１９＝ で１６Ｍ６Ｍ番地納したオペランドデータは、論理シミ
ュレーション装置８では、引き続きアクセスできること
になる。

また、論理シミュレーション装置８で行った次の命令を
実機９で引き続いて実行を行う場合、レベル変換アダプ
タシステム１２が逆の処理を行い、シミュレーション情
報を実機情報に変換し、実機９に供給する。

これにより、実機９と論理シミュレーション装置８が、
交互に連続して命令を実行することが可能となる。

本実施例においては、高位アドレスを低位アドレスに転
換するアドレス変換方法として、アドレス変換テーブル
を用いる例を示したが、アドレス変換テーブルを用いな
いアドレス変換方法を用いるようにしても良い。例えば
、所定の演算式を用いて高位アドレスを低位アドレスに
変換する方法。

アドレスの一部を規則的に変換する方法、全く無規則に
高位アドレスを低位アドレスに変換する方法等が用いら
れる。

以上、説明したように、本実施例によれば、アドレス変
換を行えるアドレス管理プロシジャにより、メモリが存
在しない高位アドレスのメモリアクセスアドレスを、メ
モリが存在する低位なメモリアクセスアドレスに転換し
、高位アドレスによるメモリアクセスを可能にさせるた
め、メモリの擬似プロシジャで定義した記憶容量を超え
る高位７１〜レスでもメモリアクセスの論理シミュレー
ションが行え、高位アドレス系の論理検証が可能となる
。

また、実機の途中状態を取り出し、それを論理シミュレ
ーション装置にセットして論理シミュレーションを行う
場合にも、実機で取り扱うのと同じ高位アドレスのデー
タがメモリの擬似プロシジャでも引き続き取り扱えるの
で、実機動作に連続する論理シミュレーションが可能と
なる。

例えば、実機が調整中の計算機の場合は、異常動作発生
直前の内部状態を論理シミュレーション装置へセラｌ−
Ｌ論理シミュレーションすることにより、実機で発生し
た異常動作を論理シミュレ−ジョンて再現することがで
き、異常原因の調査。

異常対策案の確認等が論理シミュレーションで容易に行
え、調整効率が向上する。

また、実機が論理シミュレーションのジョブを実行する
計算機自身であって、試験命令列を自動的に生成しなが
ら実行する試験プログラムを論理シミュレーションで実
行する場合は、試験命令のみを論理シミュレーションで
実行し、試験命令列以外の命令列は実機で実行すること
により、実機の大容量の記憶装置上で試験命令列の生成
を行えるので、生成する試験命令列の組み合わせが豊富
になり、試験精度を向上できる。

この場合は、更に、試験プログラムの大部分を占める試
験命令列以外を実機で高速で実行することにより、論理
シミュレーション時間が短縮でき、論理シミュレーショ
ン効率も向上する。

以上、本発明を実施例にもとづき具体的に説明したが、
本発明は、前記実施例に限定されるものではなく、その
要旨を逸脱しない範囲において種々変更可能であること
は言うまでもない。

〔発明の効果〕

以上、説明したように、本発明によれば、メモリの擬似
プロシジャで定義した記憶容量を超える高位アドレスで
もメモリアクセスの論理シミュレーションが行えるので
、高位アドレス系の論理検証が可能となる効果がある。

【図面の簡単な説明】

第１図は、本発明の一実施例にかかる論理シミュレーシ
ョン方式におけるメモリアクセスを説明する図、 第２図は、擬似プロシジャのメモリアドレス空間におけ
るメモリデータの配置を示す図、第３図は、アドレス変
換テーブルの作成処理の一例を示すフローチャート、 第４図は、論理シミュレーション装置と情報処理装置の
実機を連動させた論理シミュレーションシステムの構成
を示すブロック図、 第５図は、論理シミュレーション方式におけるメモリア
クセスを説明する図である。 図中、１　論理回路モデル、２・・擬似プロジン−２３
＝ ヤ、６・・アドレス管理プロシジャ、７・・アドレス変
換テーブル、８・・・論理シミュレーション装置、９・
・・情報処理装置の実機、１ｏ・・命令プロセッサ、１
１・・・記憶装置、１２・・・レベル変換アダプタシス
テム。

Claims (1)

【特許請求の範囲】
1. １、情報処理装置の論理回路モデルと情報処理装置の試
   験プログラムを格納するメモリの擬似プロシジャとから
   構成される論理シミュレーション装置において、論理回
   路モデルが擬似プロシジャをアクセスする際に送出する
   メモリアクセスアドレスを管理するアドレス管理プロシ
   ジャを設け、該アドレス管理プロシジャにより、メモリ
   アクセスアドレスが擬似プロシジャで定義した記憶容量
   を超えないアドレスの場合はそのままで、前記記憶容量
   を超えるアドレスの場合は前記記憶容量を超えないアド
   レスに、メモリアクセスアドレスのアドレス変換を行い
   、擬似プロシジャをアクセスすることを特徴とする論理
   シミュレーション方式。