JPH02293947A - 仮想記憶二重化方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 仮想記憶方式の計算機システムにおいて、仮想アドレス
に対応した実記憶領域を二重化するようにした仮想記憶
二重化方式に関し、 ソフトウエアの負担軽減を目的とし、 仮想アドレスの実アドレスへの変換に関する変換情報と
、この実アドレスで指定された記憶域の二重化に関する
二重化情報を格納する変換テーブルと、格納アクセスの
仮想アドレスが入力され、変換テーブルの変換情報に基
づいて実アドレスへの変換を行うアドレス変換手段と、
実アドレスで指定する記憶域を有する２つの実記憶装置
と、アドレス変換手段によって変換された実アドレスが
人力され、唆換テーブルの二重化情報に基づいて前記２
つの実記憶装置に対する格納アクセスを行うアクセス制
御手段とを備えるように構成する．〔産業上の利用分野
〕 本発明は、仮想記憶方弐の計算機システムにおいて、仮
想アドレスに対応した実記憶領域を二重化するようにし
た仮想記憶二重化方式に関するものである。

〔従来の技術〕

計算機システムにおける仮想記憶方式は、限られた容量
の主記憶装置（実記憶装置）を意識することなく論理空
間上でプログラムを実行するためのものである。

一方、銀行のオンラインネットワーク等にあっては計算
機システムの高信頼性が要求されており、データやプロ
グラムの格納領域を二重化して、運用系の障害に備える
工夫がなされている。

第４図に、計算機システムの全体構成を示す。

第４図において、４１１は中央処理装置（ＣＰＵ）であ
り、プログラムの実行やデータの演算等の処理を行う．
４２ｌは半導体メモリで構成された主記憶装置（ＭＳＵ
）であり、中央処理装置４１１が後述するメモリ制御装
置４４１を介して直接読み書きすることができる。４３
１は拡張記憶装置（ＥＳＵ）であり、主記憶装置４２１
と同様に半導体メモリで構成されている。４５１はチャ
ネル制御装置（ＣＨＰ）であり、入出力装置へのアクセ
スに際してチャネル装置（ＣＨ）　４　６　１，４７１
等をｆＦＩＩ御するものである。チャネル装置４６ｌに
はディスク装置４６３が接続されており、このディスク
装置４６３へのアクセスはチャネル制御装置４５１及び
チャネル装置４６１を介して行われる。また、４４１は
メモリ制御装置（ＭＣＵ）であり、各構成装置間のデー
タや指示のやりとりはこのメモリ制御装置４４１を介し
て行われる． 仮想アドレスと実アドレスとを変換するためのテーブル
（例えばページテーブル）が主記憶装置４２１に格納さ
れており、中央処理装置４１１は、このテーブルを参照
することによって仮想アドレスから実アドレスへの変換
を行っている。

上述した計算機システムで記憶域の二重化を行う場合、
ソフトウエアによる二重化を行っていた．例えば、二重
化された記憶域にデータを書き込む場合、中央処理装置
４１１は同一データについて２回の格納アクセスをメモ
リ制御装１ｆ４４１に送り、メモリ制御装置４４１はそ
れぞれの格納アクセスに対応した記憶域にデータの書き
込みを行う。

通常動作においては一方の記憶域のデータのみが使用さ
れる。また、障害発生時には二重化された他方の記憶域
のデータが使用され、障害によるシステムダウンの防止
が図られる．例えば、読み出したデータにメモリエラー
が発生すると、訂正可能であればデータの誤り訂正が行
われ、訂正不可能であれば二重化された予備のデータの
読み出しが行われる． 〔発明が解決しようとする課題〕 ところで、上述した従来方式にあっては、ソフトウエア
によって記憶域の二重化を行っていたため、ソフトウェ
アの負担が大きいという問題点があった．特に、２回の
格納アクセスを行うためにプログラムのステップ数が増
加すると共に、二重化された記憶域をソフトウェア上で
意識する必要があり、ソフトウェア管理も複雑になる。

本発明は、このような点にかんがみて創作されたもので
あり、ソフトウェアの負担を軽減するようにした仮想記
憶二重化方式を提供することを目的としている。

〔課題を解決するための手段〕

第１図は、本発明の仮想記憶二重化方式の原理ブロック
図である。

図において、変換テーブル１１１は、仮想アドレスの実
アドレスへの変換に関する変換情報と、この実アドレス
で指定された記憶域の二重化に関する二重化情報を格納
する。

アドレス変換手段１２１は、格納アクセスの仮想アドレ
スが入力され、変換テーブル１１１の変換情報に基づい
て実アドレスへの変換を行う。

実記憶装置１３１，１４１のそれぞれは、実アドレスで
指定する記憶域を有する。

アクセス制御手段１５１は、アドレス変換手段１２１に
よって変換された実アドレスが入力され、変換テーブル
１１１の二重化情報に基づいて２つの実記憶装置１３１
，１４１に対する格納アクセスを行う。

従って、全体として、変換テーブル１１１内の二重化情
報に基づいて２つの実記憶装置１３１．１４１に対する
格納アクセスを行うように構成されている。

〔作　用〕

変換テーブル１１１には仮想アドレスの実アドレスへの
変換に関する変換情報が格納されており、アドレス変換
千段１２１はこの変換情報に基づいて、格納アクセスの
仮想アドレスを実アドレスに変換する。

また、変換テーブル１１１には変換する実アドレスで指
定された記憶域の二重化に関する二重化情報すなわち二
重化を行うか否かの二重化情報が格納されている。アク
セス制御手段１５１は、アドレス変換手段１２１で変換
された実アドレスに対応した二重化情報が二重化を行う
旨を示しているときに、２つの実記憶装置１３１，１４
１に対して格納アクセスを行い、同一データが二重化さ
れた記憶域に格納される。

本発明にあっては、変換テーブル１１１に格納した二重
化情報に基づいて、２つの実記憶装置１３１，１４１に
対する格納アクセスを行うことにより、ソフトウエアに
よる仮想アドレスの指定を１回に減らしてソフトウェア
の負担を軽減することができる。

〔実施例〕

以下、図面に基づいて本発明の実施例について詳細に説
明する。

第２図は、本発明の仮想記憶二重化方式を適用した一実
施例の中央処理装置の構成を示す。

■　　　　　と　１　との ここで、本発明の実施例と第１図との対応関係を示して
おく。

変換テーブル１１１は、アドレス制御回路２４１内の変
換索引緩衝機構（以後ＴＬＢと称する）２５３，主記憶
装置４２１内のページテーブルに相当する。

アドレス変換手段１２１は、アドレス制御回路２４１に
相当する。

実記憶装置１３１は、主記憶装置４２１に相当する。

実記憶装置１４１は、拡張記憶装置４３１に相当する。

アクセス制御手段１５１は、アドレス制御回路２４１．
データ制御回路２７１に相当する。

以上のような対応関係があるものとして、以下本発明の
実施例について説明する。

Ｕ引列１戊 計算機システムの全体構成は、第４図に示した中央処理
装置４１１を後述する中央処理装置２１１に置き換えた
構成を考える。

第２図において、中央処理装置（ＣＰＵ）２１１は、プ
ログラムを実行して命令処理を行う命令処理部２　２　
１と、仮想アドレスを実アドレスに変換すると共にメモ
リ制御装置４４Ｘに対するアクセスを行うデータ制御部
２３１とを備えている。

また、データ制御部２３１は、アドレスに関するアクセ
ス制御を行うアドレス制御回路２４１と、データに関す
るアクセス制御を行うデータ制御回路２７１とを備えて
いる。更に、アドレス制御回路２４１は、後述するペー
ジテーブルを参照して仮想アドレスの実アドレスへの変
換を行う動的アドレス変換機構（以後ＤＡＴと称する）
２５１と、高速化の目的でページテーブルの一部を保持
するＴＬＢ２５３と、変換した実アドレスを格納する実
アドレスレジスタ２６１とを有している。

Ｕ准御肱作 次に、上述した本発明実施例の動作を説明する。

第３図に、実施例の記憶域の対応関係を示す。

図において、「仮想記憶」は中央処理装置２１１の命令
処理部２２１が出力する仮想アドレス空間を示しており
、ブロック（ページ）Ａの先頭位置に対応した仮想アド
レスをＶＡ、ブロック（ページ）Ｂの先頭位置に対応し
た仮想アドレスをＶＢとする。また、「実記憶」は主記
憶装置４２１における実アドレス空間を示しており、仮
想アドレスＶＡに対応した実アドレスをＲＡ、仮想アド
レスＶＢに対応した実アドレスをＲＢとする。更に、「
拡張記憶Ｊは拡張記憶装置４３１における実アドレス空
間を示しており、仮想アドレスＶＢに対応した拡張記憶
装置４３１の実アドレス（拡張アドレス）をＥＢとする
。

また、第１表に仮想アドレスと実アドレスとの変換に関
する情報を格納したページテーブルを示す。このページ
テーブルは、主記憶装置４２１に格納されており、ＤＡ
Ｔ２５１はこのテーブルを参照して仮想アドレスから実
アドレスへの変換を行う。

（本頁以下余白） 第１表 第１表において、「ブロック無効ビットＪは該当するブ
ロックが主記憶装Ｗ４２１に格納されているかどうかを
示すビットであり、未格納のときに“１”となる。従っ
て、ブロック無効ビット゛０゜゜のときは、主記憶装置
４２１を直接アクセスすることができる。また、「二重
化ビット」は記憶域の二重化の有無を示すビットであり
、この二重化ビットが“１′”であるブロックの記憶域
を二重化するものとする。

以下、第２図〜第４図及び第１表を参照しながら、中央
処理装置２１１による格納アクセス（仮想記憶上の該当
アドレスにデータを格納するアクセス処理）を行う場合
の動作について説明する。

先ず、記憶領域を二重化しない場合（例えば第３図に示
したブロックＡに対する格納アクセスを行う場合）を説
明する。

命令処理部２２１から出力された仮想アドレスＶＡは、
データ制御部２３１内のＤＡＴ２５１に送られ、実アド
レスＲＡに変換される。ＤＡＴ２５１は、受け取った仮
想アドレスＶＡに基づいて主記憶装置４２１内のページ
テーブルを参照し、対応する実アドレスＲＡ及び二重化
ビット“０”を読み出して実アドレスレジスタ２６１に
格納する。

尚、このページテーブル内の該当部分はＴＬＢ２５３に
も格納され、次回からはのこＴＬＢ２５３を参照するこ
とにより、高速に実アドレスへの変換が行われる（ＴＬ
Ｂ２５３は中央処理装置２１１内のバッファであるので
、高速アクセスが可能）。

アドレス制御回路２４１は、この実アドレスレジスタ２
６１に格納された二重化ビット“Ｏ′゛に基づいて、主
記憶装置４２１のみに対する格納アクセスを行う。アド
レス制御回路２４１は、実アドレスレジスタ２６１内の
実アドレスＲＡをメモリ制御装置４４１に送って主記憶
装置４２１の該当アドレスへのデータの書き込みを有効
にした後、データ制御回路２７１に対してデータ送出の
多旨示を送る。データ制御回路２７１は、この指示に応
じてデータの送出を行い、このデータはメモリ制御装置
４４１を介して主記憶装置４２１に送られ該当領域への
データ格納が行われる。

次に、記憶領域を二重化する場合（例えば第３図に示し
たブロックＢに対する格納アクセスを行う場合）を説明
する。

命令処理部２２１から出力された仮想アドレスＶＢは、
データ制１卸部２３１内のＤＡＴ２５１に送られ、実ア
ドレスＲＢに変換される。ＤＡＴ２５１は、受け取った
仮想アドレスＶＢに基づいて主記憶装置４２１内のペー
ジテーブルを参照し、対応する実アドレスＲＢ及び二重
化ビット“１゜゜を読み出して実アドレスレジスタ２６
１に格納する。

尚、ＴＬＢ２５３を用いて実アドレスに変換する場合も
同様に、実アドレスＲＢ及び二重化ビット゛ｌ′′を実
アドレスレジスタ２６１に格納する。

アドレス制御回路２４１は、この実アドレスレジスタ２
６１に格納された二重化ビット゛１′”に基づいて、主
記憶装置４２１及び拡張記憶装置４３１に対する格納ア
クセスを行う。

最初に、アドレス制御回路２４１は、実アドレスレジス
タ２６１内の実アドレスＲＢをメモリ制御装置４４１に
送って主記憶装置４２１の該当アドレスへのデータの書
き込みを有効にした後、データ制御回路２７１に対して
データ送出の指示を送る。データ制御回路２７１は、こ
の指示に応じてデータの送出を行い、このデータはメモ
リ制御装置４４１を介して主記憶装置４２１に送られ該
当領域へのデータ格納が行われる。

同様に、アドレス制御回路２４１は、実アドレスレジス
タ２６１内の実アドレスＲＢを拡張アドレスＥＢとして
メモリ制御装置４４１に送って拡張記憶装置４３１の該
当アドレスへのデータの書き込みを有効にした後、デー
タ制御回路２７１に対してデータ送出の指示を送る。デ
ータ制御回路２７１は、この指示に応じてデータの送出
を行い、このデータはメモリ制御装置４４１を介して拡
張記憶装置４３１に送られ該当領域への格納が行われる
。

尚、主記憶装置４２１と拡張記憶装置４３１とは同一の
実アドレス空間を有し、データ制御部２３１及びメモリ
制御装置４４１が有する図示しない拡張記憶フラグをセ
ットすることで拡張記憶装置４３１に対するアクセスを
行うものとすると、先ずこのフラグをセットせずに実ア
クセスＲＢに基づいて主記憶装置４２１への格納アクセ
スを行い、次にこのフラグをセットして拡張記憶装置４
３１への格納アクセスを行う。

■　　　　の　とめ このように、主記憶装置４２１内のページテーブルに記
憶域の二重化の有無を示す二重化ビットを設け、仮想ア
ドレスから実アドレスへの変換の際に、変換動作と並行
してこの二重化ビットの読み出しを行う。アドレス制御
回路２４１は、この二重化ビットが゛０゛である場合に
は、単独の格納領域（主記憶装置４２１）に対する格納
アクセスを行う。また、二重化ビットが゛１”である場
合には、主記憶装置４２１に対して格納アクセスを行っ
た後に、拡張記憶装置４３１に対する格納アクセスを行
う。

従って、命令処理部２２１は、仮想アドレスを１回出力
するだけでよいので、ソフトウェアの負担を軽滅するこ
とができる。

また、二重化する領域の変更は主記憶装置４２１内のペ
ージテーブルの二重化ビットを書き換えるだけでよく、
しかもこの書換処理はブロック単位（ページ単位）で行
えばよいので、メモリ管理が容易になる。

Ｕ　　の　・　ノ　ー なお、上述した本発明の実施例にあっては、同一の実ア
ドレス空間を有する主記憶装置４２１と拡張記憶装置４
３１を備えて二重化を行う場合を考えたが、主記憶装置
４２１のみを備える場合にも適用することができる。こ
の場合には二重化する２つの記憶域に異なる実アドレス
を対応させる必要があるが、例えば上述した拡張記憶フ
ラグによって実アドレスの最上位ビットを指定するよう
にすれば、このフラグをセットすることで異なる実アド
レスを指定することが可能になる。

また、実施例では、ページテーブル内の二重化ビットを
参照するようにしたが、セグメントテーブルとページテ
ーブルとを有する場合には、何れか一方あるいは両方に
二重化ビットを設け、二重化したい領域の範囲の大小に
応じて使い分けるようにしてもよい。

更に、ｒＩ．実施例と第１図との対応関係」において、
本発明と実施例との対応関係を説明しておいたが、これ
に限られることはなく、本発明には各種の変形態様があ
ることは当業者であれば容易に推考できるであろう。

〔発明の効果〕

上述したように、本発明によれば、変換テーブルに格納
した二重化情報に基づいて、２つの実記憶装置に対する
格納アクセスを行うことにより、ソフトウェアによる仮
想アドレスの指定を１回に減らしてソフトウェアの負担
を軽減することができるので、実用的には極めて有用で
ある。

【図面の簡単な説明】

第１図は本発明の仮想記憶二重化方式の原理ブロック図
、 第２図は本発明の一実施例の中央処理装置の構成図、 第３図は本発明の一実施例の記憶域の説明図、第４図は
計算機システムの全体構成図である。 １１１は変換テーブル、 １２１はアドレス変換手段、 １３１，１４１は実記憶装置、 １５１はアクセス制御手段、 ２１１，４１１は中央処理装置、 ２２１は命令処理部、 ２３１はデータ制御部、 ２４１はアドレス制御回路、 ２５１は動的アドレス変換機構（ＤＡＴ）２５３は変換
索引緩衝機構（ＴＬＢ）、２６１は実アドレスレジスタ
、 ２７１はデータ制御回路、 ４２１は主記憶装置（ＭＳＵ）、 ４３１は拡張記憶装置（ＥＳＵ）、 ４４１はメモリ制御装置（ＭＣＵ）、 ４５１はチャネル制御装置（ＣＨＰ）、４６１，４７１
はチャネル装置（ＣＨ）、４６３はディスク装置である
。 図において、 ＭＣＵへ　　　　　　ｆｖｃＵへ 尖列もｆ列のφ先然理ン』【の矛角βｑ２第２図 仮想記憶 実記憶 芙把例の記憶、域９ム池朗図 第３図 針融穢システムの小イ料創べ区 第４図

Claims (1)

【特許請求の範囲】
1. （１）仮想アドレスの実アドレスへの変換に関する変換
   情報と、この実アドレスで指定された記憶域の二重化に
   関する二重化情報を格納する変換テーブル（１１１）と
   、 格納アクセスの仮想アドレスが入力され、前記変換テー
   ブル（１１１）の変換情報に基づいて実アドレスへの変
   換を行うアドレス変換手段（１２１）と、 前記実アドレスで指定する記憶域を有する２つの実記憶
   装置（１３１、１４１）と、 前記アドレス変換手段（１２１）によって変換された実
   アドレスが入力され、前記変換テーブル（１１１）の二
   重化情報に基づいて前記２つの実記憶装置（１３１、１
   ４１）に対する格納アクセスを行うアクセス制御手段（
   １５１）と、 を備えるように構成したことを特徴とする仮想記憶二重
   化方式。