JPS6111864A - デ−タ処理方式 - Google Patents
デ−タ処理方式Info
- Publication number
- JPS6111864A JPS6111864A JP59132025A JP13202584A JPS6111864A JP S6111864 A JPS6111864 A JP S6111864A JP 59132025 A JP59132025 A JP 59132025A JP 13202584 A JP13202584 A JP 13202584A JP S6111864 A JPS6111864 A JP S6111864A
- Authority
- JP
- Japan
- Prior art keywords
- unit
- buffer memory
- register
- main memory
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、データ処理方式、特に主記憶装置へのデー
タの部分書込みがなされるときに、この部分書込みから
全書込みへの変更が高速化されるデータ処理方式に関す
るものである。
タの部分書込みがなされるときに、この部分書込みから
全書込みへの変更が高速化されるデータ処理方式に関す
るものである。
〔従来例１ｉｄ
従来、主記憶装置への部分書°込みを行なう場合には、
書込むべきバイトを含むワニドを前記主記憶装置から読
出し、この読出したワードのうち。
書込むべきバイトを含むワニドを前記主記憶装置から読
出し、この読出したワードのうち。
書込むべきバイトだけを変更し、この一部変更された゛
−ワードを主記憶装置に再び書込むようにされていた。
−ワードを主記憶装置に再び書込むようにされていた。
ところで、このようにして部分書込みを行なうためには
、主記憶装置に対して２度アクセスをすることが必要で
ある。
、主記憶装置に対して２度アクセスをすることが必要で
ある。
また、処理の高速化を目的とした計算機においては、大
容量の主記憶装置と高速小容量のバッファメモリとを設
けて、主記憶装置内の情報のうちで使用′頻′度の高い
情°報の写しを上記バッファメモリに格納しておき、演
算実行ユニットは、必要な情報が上記バッファメモリに
入っているときには。
容量の主記憶装置と高速小容量のバッファメモリとを設
けて、主記憶装置内の情報のうちで使用′頻′度の高い
情°報の写しを上記バッファメモリに格納しておき、演
算実行ユニットは、必要な情報が上記バッファメモリに
入っているときには。
主記憶装置をアクセスすることなく、上記バッファメモ
リ内の写しを使用して高速に処理する方法がとられてい
る。
リ内の写しを使用して高速に処理する方法がとられてい
る。
このようなバッファメモリを有する計算機において、主
記憶装置への部分書込み要求が演算実行ユニットから発
せられた際に、書込むべきバイトを含むワードがバック
アメモリ内に存在する場合には、そのワードをバッファ
メモリから読出し。
記憶装置への部分書込み要求が演算実行ユニットから発
せられた際に、書込むべきバイトを含むワードがバック
アメモリ内に存在する場合には、そのワードをバッファ
メモリから読出し。
この読出したワードのうち書込むべきバイトだけを変更
した後に、主記憶装置へ全書性みとして書込みを行なう
方法が提案されている。この方法によれば１部分書込み
動作のために主記憶装置をアクセスすることは１度だけ
でよい。
した後に、主記憶装置へ全書性みとして書込みを行なう
方法が提案されている。この方法によれば１部分書込み
動作のために主記憶装置をアクセスすることは１度だけ
でよい。
第１図は、従来のこの穐の装置において、演算実行ユニ
ット、バッファメモリユニットおよび主記憶制御ユニッ
ト間の情報転送のために共通の情報転送バスが用いられ
ているものの構成・動作を説明するためのブロック図で
ある。この第１図において、ｌは中央処理装置、コは演
算実行二ニット、３はバッファメモリユニット、ダは主
記憶制御ユニット、！は主記憶装置、６はデータレジス
タ、りはマーク・レジスタであって、データレジスタ６
のどのバイトのデータを主記憶装置に書込゛むかを指定
するためのもの、ｔはノ（ソファ・メモリ、デはバッフ
ァメモリ出力レジスタ、１０はバッファメモリ入力レジ
スタ、／／はマージ、レジスタ、ｌコは主記憶書込みマ
ークレジスタ、／Ｊは共通の情報転送バスである。
ット、バッファメモリユニットおよび主記憶制御ユニッ
ト間の情報転送のために共通の情報転送バスが用いられ
ているものの構成・動作を説明するためのブロック図で
ある。この第１図において、ｌは中央処理装置、コは演
算実行二ニット、３はバッファメモリユニット、ダは主
記憶制御ユニット、！は主記憶装置、６はデータレジス
タ、りはマーク・レジスタであって、データレジスタ６
のどのバイトのデータを主記憶装置に書込゛むかを指定
するためのもの、ｔはノ（ソファ・メモリ、デはバッフ
ァメモリ出力レジスタ、１０はバッファメモリ入力レジ
スタ、／／はマージ、レジスタ、ｌコは主記憶書込みマ
ークレジスタ、／Ｊは共通の情報転送バスである。
第１図の従来装置において、演算実行ユニットコが主記
憶装置３に格納され℃いる情報に対して部分書込みを行
なう時、その書換えられる情報の写しかすでにバッファ
メモリＳに存在する場合について説明する。
憶装置３に格納され℃いる情報に対して部分書込みを行
なう時、その書換えられる情報の写しかすでにバッファ
メモリＳに存在する場合について説明する。
データ・レジスタ６には主記憶装置３に書込もうとする
データが、また、マーク・レジスタフにはデータ・レジ
スタ６のどのバイトのデータを書込むかを指定する情報
が、あらかじめセットされているものとする。まずマー
ク−レジスタフの内・容が主記憶書込みマーク・レジス
タ／Ｊにセットされると共に、デートのレジスタ乙の全
バイトのデータが情報転送バス１３を経由して主記憶制
御ユニットａに送られ、その全バイトのデータがマージ
・レジスタ／／にセットされる。次いでバッファ・メモ
リＳから読出されたデータがバッファ・メモリ出力レジ
スタタにセットされ、バッファメモリ出力レジスタ９の
全バイトのデータが情報転送バス１３を経由して主記憶
制御ユニツＦ％に送られ、主記憶書込みマーク・レジス
タｌ−の内容に従い演算実行ユニットコが書込もうとし
ていないバイトのみがマージ・レジスタｔｉにセントさ
れる。その後マージ・レジスタｌｌの内容は主記憶装置
３に送られ全書込みが行なわれる。さらに、マージ・レ
ジスタｌ／の全バイトのデータは情報転送バス１３を経
由してバッファ・メモリ・ユニットＪのバッファメモリ
入力レジスタ１０にセットされ、バッファ０メモリ入力
レジスタＩＯの内容がバッファ畳メモリｔに書込まれる
。
データが、また、マーク・レジスタフにはデータ・レジ
スタ６のどのバイトのデータを書込むかを指定する情報
が、あらかじめセットされているものとする。まずマー
ク−レジスタフの内・容が主記憶書込みマーク・レジス
タ／Ｊにセットされると共に、デートのレジスタ乙の全
バイトのデータが情報転送バス１３を経由して主記憶制
御ユニットａに送られ、その全バイトのデータがマージ
・レジスタ／／にセットされる。次いでバッファ・メモ
リＳから読出されたデータがバッファ・メモリ出力レジ
スタタにセットされ、バッファメモリ出力レジスタ９の
全バイトのデータが情報転送バス１３を経由して主記憶
制御ユニツＦ％に送られ、主記憶書込みマーク・レジス
タｌ−の内容に従い演算実行ユニットコが書込もうとし
ていないバイトのみがマージ・レジスタｔｉにセントさ
れる。その後マージ・レジスタｌｌの内容は主記憶装置
３に送られ全書込みが行なわれる。さらに、マージ・レ
ジスタｌ／の全バイトのデータは情報転送バス１３を経
由してバッファ・メモリ・ユニットＪのバッファメモリ
入力レジスタ１０にセットされ、バッファ０メモリ入力
レジスタＩＯの内容がバッファ畳メモリｔに書込まれる
。
上記されたように、従来のこの種の装置においては、演
算実行ユニットコおよびバッファ・・メモリ・ユニット
Ｊは、主記憶制御ユニット餌に対して常に全バイトのデ
ータを情報転送）（ス１３を経由して転送するように構
成されているので、演算実行ユニットλおよびバッファ
メモリー：Ｌニット３が同時に主記憶制御ユニット餌に
対してデータ転送を行うことができず１部分書込みから
全書込みへの変更に時間がかかるとｔ・う欠点があった
。
算実行ユニットコおよびバッファ・・メモリ・ユニット
Ｊは、主記憶制御ユニット餌に対して常に全バイトのデ
ータを情報転送）（ス１３を経由して転送するように構
成されているので、演算実行ユニットλおよびバッファ
メモリー：Ｌニット３が同時に主記憶制御ユニット餌に
対してデータ転送を行うことができず１部分書込みから
全書込みへの変更に時間がかかるとｔ・う欠点があった
。
この発明は上記従来装置における欠点を除去するために
なされたもので、演算実行二二ツ）１６よびバッファメ
モリ昏ユニットが同時にデータ転送ヲ行なうことを可能
にすることにより、部分書込みから全書込みへの変更動
作を荒速化することができる情報転送装置を提供するこ
とを目的としている。
なされたもので、演算実行二二ツ）１６よびバッファメ
モリ昏ユニットが同時にデータ転送ヲ行なうことを可能
にすることにより、部分書込みから全書込みへの変更動
作を荒速化することができる情報転送装置を提供するこ
とを目的としている。
以下、この発明の実施例を第、２図について説明する。
この第２図において、／４１はデータレジスタ出力ゲー
ト回路、１３はバッファメモリ出力レジスタゲート回路
である、なお、この第１図において、１１／図と同じ符
号が付されているものは、同−または相当部分を示すも
のである。また、説明の便の為に、各レジスタおよび情
報転送バスのバイト巾は亨バイトにされており、主記憶
制御ユニット弘と主記憶装置よとの接続は省略しである
。
ト回路、１３はバッファメモリ出力レジスタゲート回路
である、なお、この第１図において、１１／図と同じ符
号が付されているものは、同−または相当部分を示すも
のである。また、説明の便の為に、各レジスタおよび情
報転送バスのバイト巾は亨バイトにされており、主記憶
制御ユニット弘と主記憶装置よとの接続は省略しである
。
データ・レジスタ６にはバイトＯからバイト３まで順次
にデータ’Ａ 、 Ｂ 、 Ｃ、Ｄがセットされ。
にデータ’Ａ 、 Ｂ 、 Ｃ、Ｄがセットされ。
マークｅレジスタクにはデータ・レジスタ６におけるバ
イトＯおよびバイトλのデータを主記憶装置に書込むた
めの情報があらかじめセットされているものとする。ま
ず、マークレジスタフの内容を主記憶′マークレジスタ
／ＪＫセットすると共にデータレジスタ６の内容を情報
転送パス１３を経由してマージ・レジスタ／／に転送す
るが、データレジスタ出力ゲート回路／Ｆはマーク・レ
ジスタフの内容に従ってバイトＯおよびパイトコのデー
タＡ、Ｃのみを情報転送バス１３に乗せる。次いでバッ
ファメモリｔから読出されたデータＥＦＧＨは、バッフ
ァ・メモリ出力レジスタブにセットされ、演算実行ユニ
ットａから主記憶制御ユニット弘へのデータ転送と同時
に、バッファ・メモリ出力レジスタ９の内容が情報転送
パス／３を経由してマージのレジスタ／／に転送される
が、バッファメモリ出力レジスタ・ゲート回路１５はマ
ークレジスタフの内容に従って、データレジスタ出力ゲ
ート回路ｔａとは排他的なバイト、すなわち。
イトＯおよびバイトλのデータを主記憶装置に書込むた
めの情報があらかじめセットされているものとする。ま
ず、マークレジスタフの内容を主記憶′マークレジスタ
／ＪＫセットすると共にデータレジスタ６の内容を情報
転送パス１３を経由してマージ・レジスタ／／に転送す
るが、データレジスタ出力ゲート回路／Ｆはマーク・レ
ジスタフの内容に従ってバイトＯおよびパイトコのデー
タＡ、Ｃのみを情報転送バス１３に乗せる。次いでバッ
ファメモリｔから読出されたデータＥＦＧＨは、バッフ
ァ・メモリ出力レジスタブにセットされ、演算実行ユニ
ットａから主記憶制御ユニット弘へのデータ転送と同時
に、バッファ・メモリ出力レジスタ９の内容が情報転送
パス／３を経由してマージのレジスタ／／に転送される
が、バッファメモリ出力レジスタ・ゲート回路１５はマ
ークレジスタフの内容に従って、データレジスタ出力ゲ
ート回路ｔａとは排他的なバイト、すなわち。
バイトｌおよびバイト３のデータとおよびＨだけを情報
転送パス／Ｊに乗せる。従ってマージ・レジスタｌｌの
バイトＯにはデータレジスタ６のバイト０の内容である
Ａが、パイ）／にはバッファ・メモリ出力レジスタツの
バイト／の内容であるＦが、バイト二にはデータレジス
タ６０パイトコの内容であるＣが、バイト３にはバッフ
ァ・メモリ出力レジスタｔのバイト３の内容であるＨが
同時にセットされる。その後、マージ・レジスタ／ｌの
内容は図示されていない主記憶装置に送られ。
転送パス／Ｊに乗せる。従ってマージ・レジスタｌｌの
バイトＯにはデータレジスタ６のバイト０の内容である
Ａが、パイ）／にはバッファ・メモリ出力レジスタツの
バイト／の内容であるＦが、バイト二にはデータレジス
タ６０パイトコの内容であるＣが、バイト３にはバッフ
ァ・メモリ出力レジスタｔのバイト３の内容であるＨが
同時にセットされる。その後、マージ・レジスタ／ｌの
内容は図示されていない主記憶装置に送られ。
全書込みが行なわれる。さらに、マージ・レジスタ／／
ＫＡＦＣＨなるデータがセットされると同時に、バッフ
ァーメモリ入力レジスタ／Ｑにも同一のデータＡｐＣＨ
がセットされ、バッファ・メモリ入力レジスタ１０の内
容がバッファ・メモリｔＫ□ 書込まれる。
ＫＡＦＣＨなるデータがセットされると同時に、バッフ
ァーメモリ入力レジスタ／Ｑにも同一のデータＡｐＣＨ
がセットされ、バッファ・メモリ入力レジスタ１０の内
容がバッファ・メモリｔＫ□ 書込まれる。
このよ５＆Ｃ１，て、一部分書込みを全書込みに変更す
る動作における情報転送ぷスを経由した情報の転送が一
度で終了することになる。
る動作における情報転送ぷスを経由した情報の転送が一
度で終了することになる。
〔発明の効果〕
以上のように、この発明によれば、演算実行ユニット、
バッファ・メモリユニットおよび主記憶制御ユニット間
の情報転送を共通の情報転送パスを用いて行う計算機に
おいて、主記憶に格納されている情報の与しかバッファ
・メモリに存在するような情報に対して１．演算実行ユ
ニットが部分書込みを行なう場合には１部分書込みから
全書込みへの変更動作が高速化されるという効果がある
。
バッファ・メモリユニットおよび主記憶制御ユニット間
の情報転送を共通の情報転送パスを用いて行う計算機に
おいて、主記憶に格納されている情報の与しかバッファ
・メモリに存在するような情報に対して１．演算実行ユ
ニットが部分書込みを行なう場合には１部分書込みから
全書込みへの変更動作が高速化されるという効果がある
。
第１図はこの発明の従来例を示すブロック図。
第２図はこの発明による実施例を示すブロック図である
。 ｌ・・中央処理装置、コ・・演算実行ユニット。 、 ３・・バッファ・メモリユニット、ダー・主記憶
制御ユニット、ｊ・拳主記憶装置、６・・データ・レジ
スタ、り・・マーク・レジスタ、ｔ−・バッフ７・メモ
リ、？・・バッファ・メモリ出力レジスタ、ｌＯ・・バ
ッファ・メモリ入力レジスタ。 ／／・・マージ−レジスタ、ｌコ・・主記憶書込み冑−
り・レジスタ、１３・・ｆｔ［転送バス、ｌり・・デー
タ・レジスタ・出力ゲート回路、ｌ！・争バッファ・メ
モリ出力レジスタゲート回路。 なお、各図中、同一符号は同−又は相当部分を示す。 手続補正書（自発） 昭和６０す３１月２５ 日
。 ｌ・・中央処理装置、コ・・演算実行ユニット。 、 ３・・バッファ・メモリユニット、ダー・主記憶
制御ユニット、ｊ・拳主記憶装置、６・・データ・レジ
スタ、り・・マーク・レジスタ、ｔ−・バッフ７・メモ
リ、？・・バッファ・メモリ出力レジスタ、ｌＯ・・バ
ッファ・メモリ入力レジスタ。 ／／・・マージ−レジスタ、ｌコ・・主記憶書込み冑−
り・レジスタ、１３・・ｆｔ［転送バス、ｌり・・デー
タ・レジスタ・出力ゲート回路、ｌ！・争バッファ・メ
モリ出力レジスタゲート回路。 なお、各図中、同一符号は同−又は相当部分を示す。 手続補正書（自発） 昭和６０す３１月２５ 日
Claims (1)
- 情報転送バスによつて相互に接続されている演算実行ユ
ニット、バッファ・メモリ・ユニットおよび主記憶制御
ユニットを含む中央処理装置および前記主記憶制御ユニ
ットに接続されている主記憶装置からなるデータ処理方
式において、前記主記憶装置の所定のアドレスにおける
ｎバイトからなるワードの内容をバイト単位で部分的に
変更するさいに、前記ワードの写しが前記バッファメモ
リに存在する場合には、変更を要する部分を前記演算実
行ユニット側から、また、変更を要しない部分を前記バ
ッファ・メモリ・ユニット側から、前記情報転送バスに
対して同時に送出し、これを前記主記憶制御ユニットを
介して前記主記憶装置の所定のアドレスに書込むととも
に前記バッファ・メモリ・ユニット側にも格納するよう
にされることを特徴とするデータ処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132025A JPS6111864A (ja) | 1984-06-28 | 1984-06-28 | デ−タ処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59132025A JPS6111864A (ja) | 1984-06-28 | 1984-06-28 | デ−タ処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6111864A true JPS6111864A (ja) | 1986-01-20 |
Family
ID=15071745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59132025A Pending JPS6111864A (ja) | 1984-06-28 | 1984-06-28 | デ−タ処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6111864A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212745A (ja) * | 1986-03-14 | 1987-09-18 | Hitachi Ltd | バツフア記憶を有するデ−タ処理装置 |
| JPH01316850A (ja) * | 1988-06-17 | 1989-12-21 | Toshiba Corp | キャッシュメモリシステム |
| US4956678A (en) * | 1988-08-18 | 1990-09-11 | Ricoh Company, Ltd. | Recording sheet transport apparatus |
-
1984
- 1984-06-28 JP JP59132025A patent/JPS6111864A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62212745A (ja) * | 1986-03-14 | 1987-09-18 | Hitachi Ltd | バツフア記憶を有するデ−タ処理装置 |
| JPH01316850A (ja) * | 1988-06-17 | 1989-12-21 | Toshiba Corp | キャッシュメモリシステム |
| US4956678A (en) * | 1988-08-18 | 1990-09-11 | Ricoh Company, Ltd. | Recording sheet transport apparatus |
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