JPH0230532B2 - - Google Patents
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- Publication number
- JPH0230532B2 JPH0230532B2 JP58010740A JP1074083A JPH0230532B2 JP H0230532 B2 JPH0230532 B2 JP H0230532B2 JP 58010740 A JP58010740 A JP 58010740A JP 1074083 A JP1074083 A JP 1074083A JP H0230532 B2 JPH0230532 B2 JP H0230532B2
- Authority
- JP
- Japan
- Prior art keywords
- memory
- contents
- register
- memory bank
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 74
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
Description
【発明の詳細な説明】
本発明は、メモリ回路に関するものである。
高速演算処理プロセツサや大容量メモリの進展
に伴つて、取り扱うデータの量が膨大なものにな
り、高速のデータ処理が必要とされる。高速のデ
ータ処理を行なうには取り扱うデータの転送も高
速でなければならない。この転送は単にメモリと
データ処理装置の間もしくはメモリと入出力装置
の間だけでなく、メモリ内の一領域と他の領域と
の間でも必要とされる。即ち、メモリ内でのデー
タの転送が必要である。メモリとメモリの間での
転送は、データのソーテイング操作等に用いら
れ、また、種々の計算処理が行なわれるにつれ、
データのブロツク単位での処理も頻繁に行なわれ
ることが多い。デイジタル信号処理や画像処理で
はとくに複雑な計算が行なわれるため、同一処理
が必要とされるデータ列に対しては、メモリのア
ドレツシングの点からすると同一メモリ領域に転
送して処理することが高速化をはかる一つの要素
となる。従来、メモリとメモリとの間の転送をホ
ストプロセツサの介在なしに高速に行なうものと
して、ダイレツトメモリアクセス制御装置があ
る。この従来のダイレツトメモリアクセス制御装
置では、メモリ間の転送は一メモリ領域のデータ
を別のメモリ領域に転送するものであり、この時
格納すべきメモリ領域の内容は書き換えられてし
まうため、これを残すことはできない。しかし、
画像処理等では、ブロツク単位のメモリ内容と他
のブロツクのメモリ内容を書き換えずに単に交換
するだけの操作がたびたび必要とされる。この操
作を従来のダイレツトメモリアクセス制御装置で
行なうとすると、転送用のメモリが別に独立に必
要で、かつこの転送用メモリに対するアドレス回
路も別に必要となる。具体的に第１図を使つて説
明すると、メモリバンク１とメモリバンク２の内
容を交換する場合、別に第３のメモリバンク３を
必要とする。はじめに、メモリバンク２の内容を
バツフア４を介して、メモリバンク３に退避す
る。メモリバンク３のアドレスは別に新たに設け
られたアドレスレジスタ７によつて制御される。
次にメモリバンク１の内容をバツフア４を介して
メモリバンク２に格納し、この動作終了後に先に
退避したメモリバンク３の内容をバツフア４を通
してメモリバンク１に格納することにより、メモ
リバンク１とメモリバンク２の内容が交換され
る。しかしながら、この操作で明らかなように対
象とする２つのメモリバンクのほかに、別の新た
なメモリバンク３およびアドレスレジスタ７が必
要であるばかりでなく、転送時間も余分にかかる
ことになる。これはデータ処理の高速化の大きな
障害となる。
に伴つて、取り扱うデータの量が膨大なものにな
り、高速のデータ処理が必要とされる。高速のデ
ータ処理を行なうには取り扱うデータの転送も高
速でなければならない。この転送は単にメモリと
データ処理装置の間もしくはメモリと入出力装置
の間だけでなく、メモリ内の一領域と他の領域と
の間でも必要とされる。即ち、メモリ内でのデー
タの転送が必要である。メモリとメモリの間での
転送は、データのソーテイング操作等に用いら
れ、また、種々の計算処理が行なわれるにつれ、
データのブロツク単位での処理も頻繁に行なわれ
ることが多い。デイジタル信号処理や画像処理で
はとくに複雑な計算が行なわれるため、同一処理
が必要とされるデータ列に対しては、メモリのア
ドレツシングの点からすると同一メモリ領域に転
送して処理することが高速化をはかる一つの要素
となる。従来、メモリとメモリとの間の転送をホ
ストプロセツサの介在なしに高速に行なうものと
して、ダイレツトメモリアクセス制御装置があ
る。この従来のダイレツトメモリアクセス制御装
置では、メモリ間の転送は一メモリ領域のデータ
を別のメモリ領域に転送するものであり、この時
格納すべきメモリ領域の内容は書き換えられてし
まうため、これを残すことはできない。しかし、
画像処理等では、ブロツク単位のメモリ内容と他
のブロツクのメモリ内容を書き換えずに単に交換
するだけの操作がたびたび必要とされる。この操
作を従来のダイレツトメモリアクセス制御装置で
行なうとすると、転送用のメモリが別に独立に必
要で、かつこの転送用メモリに対するアドレス回
路も別に必要となる。具体的に第１図を使つて説
明すると、メモリバンク１とメモリバンク２の内
容を交換する場合、別に第３のメモリバンク３を
必要とする。はじめに、メモリバンク２の内容を
バツフア４を介して、メモリバンク３に退避す
る。メモリバンク３のアドレスは別に新たに設け
られたアドレスレジスタ７によつて制御される。
次にメモリバンク１の内容をバツフア４を介して
メモリバンク２に格納し、この動作終了後に先に
退避したメモリバンク３の内容をバツフア４を通
してメモリバンク１に格納することにより、メモ
リバンク１とメモリバンク２の内容が交換され
る。しかしながら、この操作で明らかなように対
象とする２つのメモリバンクのほかに、別の新た
なメモリバンク３およびアドレスレジスタ７が必
要であるばかりでなく、転送時間も余分にかかる
ことになる。これはデータ処理の高速化の大きな
障害となる。
本発明の目的は少なくとも２つのメモリ領域間
でのデータ転送を簡単な回路でかつ高速に実行す
るメモリ回路を提供することにあり、そのため２
つのメモリバンクに対して夫々の番地指定手段を
設け、これら２つのメモリバンクに対して夫々対
応するようにバツフアレジスタとこれを制御する
制御回路とを付加し、このバツフアレジスタを介
してメモリ内のデータの転送を行なうようにした
メモリ回路を用いて実現される。
でのデータ転送を簡単な回路でかつ高速に実行す
るメモリ回路を提供することにあり、そのため２
つのメモリバンクに対して夫々の番地指定手段を
設け、これら２つのメモリバンクに対して夫々対
応するようにバツフアレジスタとこれを制御する
制御回路とを付加し、このバツフアレジスタを介
してメモリ内のデータの転送を行なうようにした
メモリ回路を用いて実現される。
本発明の一実施例を以下に図面を用いて説明す
る。
る。
第２図は本発明の一実施例を示したブロツク図
である。従来では第１図に示すように、メモリ内
のバンク１，バンク２，バンク３とそれぞれの番
地を指定するレジスタ５，レジスタ６，レジスタ
７およびこれらレジスタで指定されるアドレスに
よつてメモリアクセスを行なうバツフアレジスタ
４とデータ転送を制御する制御回路８で構成され
るメモリ回路によりデータの交換操作を行なわな
ければならなかつた。これに対して、本発明は第
２図に示すように、２つのメモリバンク９とバン
ク１０だけを用い、これら２つのメモリのアドレ
スを指定するレジスタ１１，レジスタ１２および
これらレジスタによつて指定されるデータを一時
格納するための２つのバツフアレジスタ１３とバ
ツフアレジスタ１４、さらにデータの転送を制御
する制御回路１５とによつて構成される。とく
に、２つのメモリバンクの夫々に対応するバツフ
アレジスタを設け、このバツフアレジスタの入力
と出力とが夫々のメモリバンクに接続されるよう
に構成したことを特徴とする。
である。従来では第１図に示すように、メモリ内
のバンク１，バンク２，バンク３とそれぞれの番
地を指定するレジスタ５，レジスタ６，レジスタ
７およびこれらレジスタで指定されるアドレスに
よつてメモリアクセスを行なうバツフアレジスタ
４とデータ転送を制御する制御回路８で構成され
るメモリ回路によりデータの交換操作を行なわな
ければならなかつた。これに対して、本発明は第
２図に示すように、２つのメモリバンク９とバン
ク１０だけを用い、これら２つのメモリのアドレ
スを指定するレジスタ１１，レジスタ１２および
これらレジスタによつて指定されるデータを一時
格納するための２つのバツフアレジスタ１３とバ
ツフアレジスタ１４、さらにデータの転送を制御
する制御回路１５とによつて構成される。とく
に、２つのメモリバンクの夫々に対応するバツフ
アレジスタを設け、このバツフアレジスタの入力
と出力とが夫々のメモリバンクに接続されるよう
に構成したことを特徴とする。
次に動作を説明する。メモリバンク９のデータ
とメモリバンク１０のデータとの交換を行なうこ
とを考える。メモリバンク９のメモリアドレスは
レジスタ１１の内容で指定され、メモリバンク１
０のアドレスはレジスタ１２の内容で指定され
る。このとき制御回路１５の読み出し信号によつ
て、レジスタ１１，１２の各内容で指定されるメ
モリ領域の情報がバツフアレジスタ１３，１４に
夫々同時に読み出される。次に、制御回路１５か
ら出力される書き込み信号によつて、バツフアレ
ジスタ１３に格納されている情報がレジスタ１２
の内容で指定されているメモリバンク１０に書き
込まれ、かつバツフアレジスタ１４に格納されて
いる情報がレジスタ１１の内容で指定されている
メモリバンク９に書き込まれる。この動作で対応
する一対の情報の交換が終了する。なお、レジス
タ１１およびレジスタ１２に格納されているアド
レスデータをインクリメントまたはデクリメント
すれば別のメモリ領域同志の間で前記の動作がく
り返されることは明らかである。従つてかかる操
作を目的とするメモリバンクのすべての情報に対
して行なえば、自動的にメモリバンク９とメモリ
バンク１０のデータ交換が高速に実行される。し
かもポストプロセツサの介在なしにメモリ内容の
交換を行なうことができ、余分なメモリ領域や転
送時間を費やすことなく、高速データ転送が可能
である。
とメモリバンク１０のデータとの交換を行なうこ
とを考える。メモリバンク９のメモリアドレスは
レジスタ１１の内容で指定され、メモリバンク１
０のアドレスはレジスタ１２の内容で指定され
る。このとき制御回路１５の読み出し信号によつ
て、レジスタ１１，１２の各内容で指定されるメ
モリ領域の情報がバツフアレジスタ１３，１４に
夫々同時に読み出される。次に、制御回路１５か
ら出力される書き込み信号によつて、バツフアレ
ジスタ１３に格納されている情報がレジスタ１２
の内容で指定されているメモリバンク１０に書き
込まれ、かつバツフアレジスタ１４に格納されて
いる情報がレジスタ１１の内容で指定されている
メモリバンク９に書き込まれる。この動作で対応
する一対の情報の交換が終了する。なお、レジス
タ１１およびレジスタ１２に格納されているアド
レスデータをインクリメントまたはデクリメント
すれば別のメモリ領域同志の間で前記の動作がく
り返されることは明らかである。従つてかかる操
作を目的とするメモリバンクのすべての情報に対
して行なえば、自動的にメモリバンク９とメモリ
バンク１０のデータ交換が高速に実行される。し
かもポストプロセツサの介在なしにメモリ内容の
交換を行なうことができ、余分なメモリ領域や転
送時間を費やすことなく、高速データ転送が可能
である。
本発明により、従来のダイレツトメモリアクセ
ス制御装置では、余分な操作や回路を必要として
いたメモリ間でのデータ交換に対し、単純な制御
回路で簡単かつ高速のデータ処理が可能になる。
ス制御装置では、余分な操作や回路を必要として
いたメモリ間でのデータ交換に対し、単純な制御
回路で簡単かつ高速のデータ処理が可能になる。
第１図は従来のメモリ間転送を示したブロツク
図であり、第２図は本発明による一実施例を示し
たブロツク図である。 １，２，３，９，１０……メモリバンク、５，
６，７，１１，１２……アドレスレジスタ、４，
１３，１４……バツフアレジスタ、８，１５……
制御回路、ａ，a′……読み出し信号、ｂ，b′……
書き込み信号。
図であり、第２図は本発明による一実施例を示し
たブロツク図である。 １，２，３，９，１０……メモリバンク、５，
６，７，１１，１２……アドレスレジスタ、４，
１３，１４……バツフアレジスタ、８，１５……
制御回路、ａ，a′……読み出し信号、ｂ，b′……
書き込み信号。
Claims (1)
- １ 第１，第２のメモリバンクと前記第１，第２
のメモリバンクのアドレスをそれぞれ指定する第
１および第２のアドレスレジスタと、前記第１お
よび第２のアドレスレジスタによつて指定される
データを一時格納するための第１および第２のバ
ツフアレジスタデータと、の転送を制御する制御
回路とを有し、前記第１および第２のアドレスレ
ジスタの各内容で指定される前記第１および第２
のメモリバンクのメモリ領域の情報を前記第１お
よび第２のバツフアレジスタに夫々同時に読み出
し、次に前記制御回路から出力される書き込み信
号によつて前記第１のバツフアレジスタに格納さ
れている情報を前記第２のアドレスレジスタの内
容で指定されている前記第２のメモリバンクに書
き込み、かつ前記第２のバツフアレジスタ１４に
格納されている情報を前記第１のレジスタの内容
で指定されている前記第１のメモリバンクに書き
込むようにしたことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074083A JPS59139191A (ja) | 1983-01-26 | 1983-01-26 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1074083A JPS59139191A (ja) | 1983-01-26 | 1983-01-26 | メモリ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59139191A JPS59139191A (ja) | 1984-08-09 |
| JPH0230532B2 true JPH0230532B2 (ja) | 1990-07-06 |
Family
ID=11758690
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1074083A Granted JPS59139191A (ja) | 1983-01-26 | 1983-01-26 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59139191A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009070502A (ja) * | 2007-09-14 | 2009-04-02 | Oki Electric Ind Co Ltd | 半導体メモリ装置におけるデータ読み出し方法及び半導体メモリ装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129241A (en) * | 1976-04-21 | 1977-10-29 | Hitachi Ltd | Memory control system |
| JPS57212540A (en) * | 1981-06-25 | 1982-12-27 | Nec Corp | Data rotating and moving method |
-
1983
- 1983-01-26 JP JP1074083A patent/JPS59139191A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52129241A (en) * | 1976-04-21 | 1977-10-29 | Hitachi Ltd | Memory control system |
| JPS57212540A (en) * | 1981-06-25 | 1982-12-27 | Nec Corp | Data rotating and moving method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59139191A (ja) | 1984-08-09 |
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