JPS629926B2 - - Google Patents
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- Publication number
- JPS629926B2 JPS629926B2 JP55011443A JP1144380A JPS629926B2 JP S629926 B2 JPS629926 B2 JP S629926B2 JP 55011443 A JP55011443 A JP 55011443A JP 1144380 A JP1144380 A JP 1144380A JP S629926 B2 JPS629926 B2 JP S629926B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- address
- memory element
- polarity
- bus
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 239000004065 semiconductor Substances 0.000 description 7
- 230000003068 static effect Effects 0.000 description 2
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプロセツサを使用したシステ
ムにおけるメモリ回路に関し、読み出し時に指定
されたメモリ素子内のデータを極性反転して取り
出すかそのまま取り出すかを同一命令で実行でき
るメモリ回路を提供するものである。
ムにおけるメモリ回路に関し、読み出し時に指定
されたメモリ素子内のデータを極性反転して取り
出すかそのまま取り出すかを同一命令で実行でき
るメモリ回路を提供するものである。
現在市販されている一般用のマイクロプロセツ
サの命令セツトに含まれている論理演算命令、ロ
ード命令の場合、論理演算命令では二つのデータ
の直接論理積あるいは論理和をとり、ロード命令
ではデータを直接所定のレジスタもしくはメモリ
に格納するだけである。したがつて論理積あるい
は論理和を行なう時、二つのデータのうち一方の
極性を反転して論理積あるいは論理和を実行させ
たい場合、実行する前段階とし、極性を反転する
命令を行なつた後、実行することが必要になる。
データの極性を反転してロード（所定のレジスタ
等に格納）したい場合、ロード命令を実行すると
共に極性を反転する命令を重ねて実行しなければ
ならない。このため論理演算命令、ロード命令を
多用するシーケンスプログラム等においてはデー
タの極性を反転するための余分なプログラムステ
ツプ数がふえて、メモリ容量の増大、それに伴う
プログラム実行時間の増加等の欠点が生じる。
サの命令セツトに含まれている論理演算命令、ロ
ード命令の場合、論理演算命令では二つのデータ
の直接論理積あるいは論理和をとり、ロード命令
ではデータを直接所定のレジスタもしくはメモリ
に格納するだけである。したがつて論理積あるい
は論理和を行なう時、二つのデータのうち一方の
極性を反転して論理積あるいは論理和を実行させ
たい場合、実行する前段階とし、極性を反転する
命令を行なつた後、実行することが必要になる。
データの極性を反転してロード（所定のレジスタ
等に格納）したい場合、ロード命令を実行すると
共に極性を反転する命令を重ねて実行しなければ
ならない。このため論理演算命令、ロード命令を
多用するシーケンスプログラム等においてはデー
タの極性を反転するための余分なプログラムステ
ツプ数がふえて、メモリ容量の増大、それに伴う
プログラム実行時間の増加等の欠点が生じる。
本発明の目的は上記欠点を除去することにあ
る。
る。
本発明によれば、読み出し時にアドレスバスを
介して受けたアドレス信号によつて指定されたア
ドレスのデータをデータ出力端子に出力するメモ
リ素子と、該メモリ素子の上記データ出力端子の
データの極性を反転して出力するインバータと、
読み出し時に前記アドレスバスを介して受けた反
転制御信号によつて指定された、上記インバータ
の出力データおよび上記メモリ素子の上記データ
出力端子のデータのうちの一方をデータバスに出
力するスイツチ回路とを備え、読み出し時に前記
アドレスバスを介して上記アドレス信号とともに
与えられた上記反転制御信号によつて、該アドレ
ス信号の指定したアドレスの上記メモリ素子内の
データを極性反転して上記データバスに出力する
か極性反転しないで上記データバスに出力するか
が決定されることを特徴とするメモリ回路が得ら
れる。
介して受けたアドレス信号によつて指定されたア
ドレスのデータをデータ出力端子に出力するメモ
リ素子と、該メモリ素子の上記データ出力端子の
データの極性を反転して出力するインバータと、
読み出し時に前記アドレスバスを介して受けた反
転制御信号によつて指定された、上記インバータ
の出力データおよび上記メモリ素子の上記データ
出力端子のデータのうちの一方をデータバスに出
力するスイツチ回路とを備え、読み出し時に前記
アドレスバスを介して上記アドレス信号とともに
与えられた上記反転制御信号によつて、該アドレ
ス信号の指定したアドレスの上記メモリ素子内の
データを極性反転して上記データバスに出力する
か極性反転しないで上記データバスに出力するか
が決定されることを特徴とするメモリ回路が得ら
れる。
本発明に従えば、同一論理演算命令のうちアド
レス部の一部である上記反転制御信号を変えるだ
けで、読み出し時に指定されたメモリ素子内のデ
ータを極性反転して取り出すかそのまま取り出す
かを同一命令で実行することが可能となり、これ
によつて従来極性反転のためだけに使用してきた
プログラムステツプをすべて省略できる。また、
このようなステツプ数の減少によつて、論理演算
を大量に実行するプログラムにおいては、プログ
ラム作成時間の短縮、メモリ容量の縮小さらには
プログラム実行時間の短縮が図れ、高速処理を行
なう場合に極めて有効となる。
レス部の一部である上記反転制御信号を変えるだ
けで、読み出し時に指定されたメモリ素子内のデ
ータを極性反転して取り出すかそのまま取り出す
かを同一命令で実行することが可能となり、これ
によつて従来極性反転のためだけに使用してきた
プログラムステツプをすべて省略できる。また、
このようなステツプ数の減少によつて、論理演算
を大量に実行するプログラムにおいては、プログ
ラム作成時間の短縮、メモリ容量の縮小さらには
プログラム実行時間の短縮が図れ、高速処理を行
なう場合に極めて有効となる。
次に本発明の実施例について図面を参照して説
明する。
明する。
第１図に示した本発明の一実施例によるメモリ
回路は、マイクロプロセツサを使用したシステム
に含まれ、読み出し時に中央処理ユニツト
（CPU；図示せず）よりアドレスバスABを介し
て受けたアドレス信号によつて指定されたアドレ
スのデータをデータ出力端子DATA OUTPUTに
出力する半導体スタテイツクメモリ素子１１と、
該メモリ素子１１のデータ出力端子DATA
OUTPUTのデータの極性を反転して出力するイ
ンバータ１２と、上記アドレス信号の搬送に使用
しないアドレスバスABを介して読み出し時に上
記CPUより受けた反転制御信号１００を、読み
出し時に上記CPUより受けた読み出し制御信号
READによつて通過させるアンドゲート１３と、
読み出し時にアンドゲート１３を介して受けた反
転制御信号１００によつて指定された、インバー
タ１２の出力データおよびメモリ素子１１のデー
タ出力端子DATA OUTPUTのデータのうちの一
方をデータバスDBに出力する半導体スイツチ回
路１４とを備え、読み出し時に上記アドレス信号
とともに与えられた反転制御信号１００によつ
て、該アドレス信号の指定したアドレスのメモリ
素子１１内のデータを極性反転してデータバス
DBに出力するか極性反転しないでデータバスDB
に出力するかが決定されることを特徴とする。な
お、メモリ素子１１へのデータの書き込みは、デ
ータ入力端子DATA INPUTに書き込むべきデー
タを与え上記CPUよりアドレスバスABを介して
書き込むべきアドレスを指定し、該CPUより書
き込み制御信号WRITEを与えることにより行な
われる。メモリ素子１１に入力したアドレス信号
の状態が同一であればメモリ素子１１内の１つの
記憶域が一義的に決まる。また、半導体スイツチ
回路１４に入力する反転制御信号１００の状態
（HIGHまたはLOW）によつてスイツチ１４ａが
負側に入るが正側に入るかが決まる。
回路は、マイクロプロセツサを使用したシステム
に含まれ、読み出し時に中央処理ユニツト
（CPU；図示せず）よりアドレスバスABを介し
て受けたアドレス信号によつて指定されたアドレ
スのデータをデータ出力端子DATA OUTPUTに
出力する半導体スタテイツクメモリ素子１１と、
該メモリ素子１１のデータ出力端子DATA
OUTPUTのデータの極性を反転して出力するイ
ンバータ１２と、上記アドレス信号の搬送に使用
しないアドレスバスABを介して読み出し時に上
記CPUより受けた反転制御信号１００を、読み
出し時に上記CPUより受けた読み出し制御信号
READによつて通過させるアンドゲート１３と、
読み出し時にアンドゲート１３を介して受けた反
転制御信号１００によつて指定された、インバー
タ１２の出力データおよびメモリ素子１１のデー
タ出力端子DATA OUTPUTのデータのうちの一
方をデータバスDBに出力する半導体スイツチ回
路１４とを備え、読み出し時に上記アドレス信号
とともに与えられた反転制御信号１００によつ
て、該アドレス信号の指定したアドレスのメモリ
素子１１内のデータを極性反転してデータバス
DBに出力するか極性反転しないでデータバスDB
に出力するかが決定されることを特徴とする。な
お、メモリ素子１１へのデータの書き込みは、デ
ータ入力端子DATA INPUTに書き込むべきデー
タを与え上記CPUよりアドレスバスABを介して
書き込むべきアドレスを指定し、該CPUより書
き込み制御信号WRITEを与えることにより行な
われる。メモリ素子１１に入力したアドレス信号
の状態が同一であればメモリ素子１１内の１つの
記憶域が一義的に決まる。また、半導体スイツチ
回路１４に入力する反転制御信号１００の状態
（HIGHまたはLOW）によつてスイツチ１４ａが
負側に入るが正側に入るかが決まる。
このように本実施例では、論理演算命令やロー
ド命令を実行する時、メモリ素子１１内の場所を
指定するアドレス信号の搬送に使用しないアドレ
スバスABを介して上記CPUから半導体スイツチ
回路１４へ反転制御信号１００をHIGHまたは
LOWとして与えることにより、半導体スイツチ
回路１４のスイツチ１４ａが正側に入るか負側に
入るか決まる。したがつて同一の論理演算命令あ
るいはロード命令のうちアドレス部の一部である
反転制御信号を変えるだけでデータの極性反転を
も含んだ命令として使用できるようになる。これ
によつて従来極性反転のためにだけ使用してきた
プログラムステツプをすべて省略できる。またこ
のようなステツプ数の減少によつて、論理演算を
大量に実行するプログラムにおいては、プログラ
ム作成時間の短縮、メモリ容量の縮小さらにはプ
ログラム実行時間の短縮が図れ、高速処理を行な
う場合に極めて有効である。
ド命令を実行する時、メモリ素子１１内の場所を
指定するアドレス信号の搬送に使用しないアドレ
スバスABを介して上記CPUから半導体スイツチ
回路１４へ反転制御信号１００をHIGHまたは
LOWとして与えることにより、半導体スイツチ
回路１４のスイツチ１４ａが正側に入るか負側に
入るか決まる。したがつて同一の論理演算命令あ
るいはロード命令のうちアドレス部の一部である
反転制御信号を変えるだけでデータの極性反転を
も含んだ命令として使用できるようになる。これ
によつて従来極性反転のためにだけ使用してきた
プログラムステツプをすべて省略できる。またこ
のようなステツプ数の減少によつて、論理演算を
大量に実行するプログラムにおいては、プログラ
ム作成時間の短縮、メモリ容量の縮小さらにはプ
ログラム実行時間の短縮が図れ、高速処理を行な
う場合に極めて有効である。
なお、メモリ素子は第１図のメモリ素子１１に
限定されるものではない。
限定されるものではない。
第１図は本発明の一実施例によるデータバス１
ビツトのメモリ回路である。 １１……半導体スタテイツクメモリ素子、１２
……インバータ、１３……アンドゲート、１４…
…半導体スイツチ回路、１００……反転制御信
号。
ビツトのメモリ回路である。 １１……半導体スタテイツクメモリ素子、１２
……インバータ、１３……アンドゲート、１４…
…半導体スイツチ回路、１００……反転制御信
号。
Claims (1)
- １ 読み出し時にアドレスバスを介して受けたア
ドレス信号によつて指定されたアドレスのデータ
をデータ出力端子に出力するメモリ素子と、該メ
モリ素子の上記データ出力端子のデータの極性を
反転して出力するインバータと、読み出し時に前
記アドレスバスを介して受けた反転制御信号によ
つて指定された、上記インバータの出力データお
よび上記メモリ素子の上記データ出力端子のデー
タのうちの一方をデータバスに出力するスイツチ
回路とを備え、読み出し時に前記アドレスバスを
介して、上記アドレス信号とともに与えられた上
記反転制御信号によつて、該アドレス信号の指定
したアドレスの上記メモリ素子内のデータを極性
反転して上記データバスに出力するか極性反転し
ないで上記データバスに出力するかが決定される
ことを特徴とするメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144380A JPS56110166A (en) | 1980-02-04 | 1980-02-04 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1144380A JPS56110166A (en) | 1980-02-04 | 1980-02-04 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56110166A JPS56110166A (en) | 1981-09-01 |
| JPS629926B2 true JPS629926B2 (ja) | 1987-03-03 |
Family
ID=11778230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1144380A Granted JPS56110166A (en) | 1980-02-04 | 1980-02-04 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56110166A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3037841U (ja) * | 1996-08-13 | 1997-05-27 | 医療法人社団健心会 | 歯の清掃具 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0795396B2 (ja) * | 1986-05-29 | 1995-10-11 | 日本電信電話株式会社 | 耐放射線特性を備えた半導体記憶装置の制御方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036332A (ja) * | 1973-06-18 | 1975-04-05 |
-
1980
- 1980-02-04 JP JP1144380A patent/JPS56110166A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5036332A (ja) * | 1973-06-18 | 1975-04-05 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3037841U (ja) * | 1996-08-13 | 1997-05-27 | 医療法人社団健心会 | 歯の清掃具 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56110166A (en) | 1981-09-01 |
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