JPH0412851B2 - - Google Patents
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- Publication number
- JPH0412851B2 JPH0412851B2 JP60052657A JP5265785A JPH0412851B2 JP H0412851 B2 JPH0412851 B2 JP H0412851B2 JP 60052657 A JP60052657 A JP 60052657A JP 5265785 A JP5265785 A JP 5265785A JP H0412851 B2 JPH0412851 B2 JP H0412851B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- instruction
- signal
- registers
- cycle
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はマイクロコンピユータに関し、特にフ
オアグラウンドレジスタとバツクグラウンドレジ
スタとを使い分け得るようにしたマイクロコンピ
ユータの改良に関する。
オアグラウンドレジスタとバツクグラウンドレジ
スタとを使い分け得るようにしたマイクロコンピ
ユータの改良に関する。
同一コードにて指定されるレジスタの２つを切
換信号を与えることにより選択的に使用する技術
がある。両レジスタは同一コードで指定され、切
換信号によつて使い分けられるので恰も紙の表裏
のように看做せる処から一方をフオアグラウンド
レジスタ、他方をバツクグラウンドレジスタと称
している。
換信号を与えることにより選択的に使用する技術
がある。両レジスタは同一コードで指定され、切
換信号によつて使い分けられるので恰も紙の表裏
のように看做せる処から一方をフオアグラウンド
レジスタ、他方をバツクグラウンドレジスタと称
している。
これら両レジスタの使い分けは、１ビツトのフ
リツプフロツプを用い、その２つの状態夫々に各
レジスタを対応させる等の方法が考えられる。従
つて一且フリツプフロツプをある状態にすると、
次にその状態を変じるまで同一のレジスタが指定
されたままとなるのである。
リツプフロツプを用い、その２つの状態夫々に各
レジスタを対応させる等の方法が考えられる。従
つて一且フリツプフロツプをある状態にすると、
次にその状態を変じるまで同一のレジスタが指定
されたままとなるのである。
而してバツクグラウンドレジスタの使用頻度が
フオアグラウンドレジスタの使用頻度に比して低
い場合に上述の如き指定を行わせることとすると
バツクグラウンドレジスタを１回指定する都度そ
の前後にて次のような煩わしい手順が必要とな
る。即ち フオアグラウンドレジスタの操作−フリツプフ
ロツプの状態変更−バツクグラウンドレジスタの
操作−フリツプフロツプの状態変更−フオアグラ
ウンドレジスタの操作 となる。
フオアグラウンドレジスタの使用頻度に比して低
い場合に上述の如き指定を行わせることとすると
バツクグラウンドレジスタを１回指定する都度そ
の前後にて次のような煩わしい手順が必要とな
る。即ち フオアグラウンドレジスタの操作−フリツプフ
ロツプの状態変更−バツクグラウンドレジスタの
操作−フリツプフロツプの状態変更−フオアグラ
ウンドレジスタの操作 となる。
そこで本発明のマイクロコンピユータではバツ
クグラウンドレジスタを指定するBANK命令を
設け、このBANK命令の次の命令が実行されて
いる間においてのみバツクグラウンドレジスタを
指定し、それ以外の間は常にフオアグラウンドレ
ジスタが指定されているようになし、煩しい手順
を不要としたマイクロコンピユータを提供するこ
とを目的とする。
クグラウンドレジスタを指定するBANK命令を
設け、このBANK命令の次の命令が実行されて
いる間においてのみバツクグラウンドレジスタを
指定し、それ以外の間は常にフオアグラウンドレ
ジスタが指定されているようになし、煩しい手順
を不要としたマイクロコンピユータを提供するこ
とを目的とする。
本発明に係るマイクロコンピユータは、同一コ
ードにて選定される２種類のレジスタを備えたマ
イクロコンピユータにおいて、一方の種類のレジ
スタを指定する命令を有し、この命令の次の命令
が実行されている１又は複数のサイクルにおいて
のみ前記一方の種類のレジスタが指定されるべく
なしてあることを特徴とする。
ードにて選定される２種類のレジスタを備えたマ
イクロコンピユータにおいて、一方の種類のレジ
スタを指定する命令を有し、この命令の次の命令
が実行されている１又は複数のサイクルにおいて
のみ前記一方の種類のレジスタが指定されるべく
なしてあることを特徴とする。
以下本発明をその実施例を示す図面に基き具体
的に説明する。
的に説明する。
第１図は本発明のマイクロコンピユータのレジ
スタまわりの構成を示すブロツク図である。１は
４ビツトのレジスタ指定コードが入力されこれを
デコードして16ラインの信号に変じるデコーダで
ある。Ｉ／Ｏバス７を介して書込データが与えら
れ、また読出データを送出するようにしてあるフ
オアグラウンドレジスタ群２及びバツクグラウン
ドレジスタ群３はいずれも16のレジスタ１ｆ，２
ｆ…１５ｆ，１６ｆ及び１ｂ，２ｂ…１５ｂ，１
６ｂからなりデコーダ１の16本の出力ラインが両
レジスタ群２，３の相対応するレジスタの夫々に
接続されており、従つて例えばレジスタ１ｆと１
ｂとが同時的に選定されることになる。３入力の
ANDゲート４，５はレジスタ群２，３の入出力
制御信号を与えるためのものであり、これがハイ
レベルトなつた方のレジスタ群中、デコーダ１に
て選定されたレジスタが入出力を指定されること
になる。ANDゲート４，５はクロツクCL２、書
込又は読出し時にハイレベルとなる信号WRSを
共通の入力とし、ハイアクテイブのレジスタ切換
信号REXはANDゲート５には直接、またAND
ゲート４にはインバータ６を介して与えるように
してある。
スタまわりの構成を示すブロツク図である。１は
４ビツトのレジスタ指定コードが入力されこれを
デコードして16ラインの信号に変じるデコーダで
ある。Ｉ／Ｏバス７を介して書込データが与えら
れ、また読出データを送出するようにしてあるフ
オアグラウンドレジスタ群２及びバツクグラウン
ドレジスタ群３はいずれも16のレジスタ１ｆ，２
ｆ…１５ｆ，１６ｆ及び１ｂ，２ｂ…１５ｂ，１
６ｂからなりデコーダ１の16本の出力ラインが両
レジスタ群２，３の相対応するレジスタの夫々に
接続されており、従つて例えばレジスタ１ｆと１
ｂとが同時的に選定されることになる。３入力の
ANDゲート４，５はレジスタ群２，３の入出力
制御信号を与えるためのものであり、これがハイ
レベルトなつた方のレジスタ群中、デコーダ１に
て選定されたレジスタが入出力を指定されること
になる。ANDゲート４，５はクロツクCL２、書
込又は読出し時にハイレベルとなる信号WRSを
共通の入力とし、ハイアクテイブのレジスタ切換
信号REXはANDゲート５には直接、またAND
ゲート４にはインバータ６を介して与えるように
してある。
第３図は本発明のマイクロコンピユータのレジ
スタ切換信号作成回路のロジツク図である。
BANK命令の実行によつて作成されたBANK信
号BANKはインバータ１１にて反転され反転信
号はローアクテイブ入力のORゲート１２
に与えられる。ORゲート１２の出力はクロツク
ドインバータ１３に与えられ、その出力はクロツ
クドインバータ１４に入力されている。クロツク
ドインバータ１４の出力はレジスタ切換信号
REXとして第１図に示すANDゲート４，５へ与
えられると共にNANDゲート１５に与えられる。
スタ切換信号作成回路のロジツク図である。
BANK命令の実行によつて作成されたBANK信
号BANKはインバータ１１にて反転され反転信
号はローアクテイブ入力のORゲート１２
に与えられる。ORゲート１２の出力はクロツク
ドインバータ１３に与えられ、その出力はクロツ
クドインバータ１４に入力されている。クロツク
ドインバータ１４の出力はレジスタ切換信号
REXとして第１図に示すANDゲート４，５へ与
えられると共にNANDゲート１５に与えられる。
而してBANK命令に次ぐ命令は１バイト長で
１サイクルで実行される命令であるか、又は２バ
イト長（２サイクルで実行される）命令である
か、若しくは１バイト長で２サイクルで実行され
る命令である。後２者の場合、つまり２バイト長
命令であることを表す信号DD及び１バイト長２
サイクルの命令であることを表す信号SDはORゲ
ート１６に入力され、ORゲート出力はNANDゲ
ート１５に与えられている。NANDゲート１５
出力は前記ORゲートのローアクテイブの入力と
なつている。
１サイクルで実行される命令であるか、又は２バ
イト長（２サイクルで実行される）命令である
か、若しくは１バイト長で２サイクルで実行され
る命令である。後２者の場合、つまり２バイト長
命令であることを表す信号DD及び１バイト長２
サイクルの命令であることを表す信号SDはORゲ
ート１６に入力され、ORゲート出力はNANDゲ
ート１５に与えられている。NANDゲート１５
出力は前記ORゲートのローアクテイブの入力と
なつている。
クロツクドインバータ１３，１４には夫々別の
クロツクCL１，CL２が夫々与えられるが第４図
に示すようにクロツクCL２は命令実行サイクル
の始点をその立上りで規定し、クロツクCL１は
同終点をその立下りで規定する。
クロツクCL１，CL２が夫々与えられるが第４図
に示すようにクロツクCL２は命令実行サイクル
の始点をその立上りで規定し、クロツクCL１は
同終点をその立下りで規定する。
次にこれらの回路の動作を説明する。
第４図は信号DD，SDが得られない場合、つま
り１バイト長１サイクルの命令の場合の動作を説
明するためのタイムチヤートである。BANK命
令に次いで書込命令OP（又は読出命令IP）が実行
されるものとする。BANK命令が実行されるサ
イクルでは信号BANKがハイレベルとなる。そ
うするとそのサイクルのクロツクCL１、次サイ
クルのクロツクCL２によりクロツクドインバー
タ１４出力つまりレジスタ切換信号REXがOP
（又はIP）命令を実行する次のサイクルでハイレ
ベルとなる。そしてOP（又はIP）命令を実行した
サイクルで信号BANKはローレベルとなつてい
るので次のサイクルでは信号REXはローレベル
に復帰する。このような変化をする信号REXが
ANDゲート５へ直接、またANDゲート４へイン
バータ６を介して与えられるのでBANK命令に
てバツクグラウンドレジスタを指定し、このレジ
スタについてのOP（又はIP）命令の実行サイクル
の間、信号REXをハイレベルとしてANDゲート
５からハイレベルの入出力制御信号を発せしめ、
これをバツクグラウンドレジスタ群３に与える。
従つてこのサイクルにおいてのみそのときデコー
ダ１からの出力に選定されている２つのレジスタ
のうち、バツクグラウンドレジスタ群３側のもの
だけが指定されることになる。そして次のサイク
ルではフオアグラウンドレジスタ群２側のものが
指定される状態となる。
り１バイト長１サイクルの命令の場合の動作を説
明するためのタイムチヤートである。BANK命
令に次いで書込命令OP（又は読出命令IP）が実行
されるものとする。BANK命令が実行されるサ
イクルでは信号BANKがハイレベルとなる。そ
うするとそのサイクルのクロツクCL１、次サイ
クルのクロツクCL２によりクロツクドインバー
タ１４出力つまりレジスタ切換信号REXがOP
（又はIP）命令を実行する次のサイクルでハイレ
ベルとなる。そしてOP（又はIP）命令を実行した
サイクルで信号BANKはローレベルとなつてい
るので次のサイクルでは信号REXはローレベル
に復帰する。このような変化をする信号REXが
ANDゲート５へ直接、またANDゲート４へイン
バータ６を介して与えられるのでBANK命令に
てバツクグラウンドレジスタを指定し、このレジ
スタについてのOP（又はIP）命令の実行サイクル
の間、信号REXをハイレベルとしてANDゲート
５からハイレベルの入出力制御信号を発せしめ、
これをバツクグラウンドレジスタ群３に与える。
従つてこのサイクルにおいてのみそのときデコー
ダ１からの出力に選定されている２つのレジスタ
のうち、バツクグラウンドレジスタ群３側のもの
だけが指定されることになる。そして次のサイク
ルではフオアグラウンドレジスタ群２側のものが
指定される状態となる。
いま次のようなプログラムが与えられたとす
る。
る。
OP命令(1)
BANK命令
OP命令(2)
OP命令(3)
そうすると最初のOP命令(1)では信号REXが発
生していないのでフオアグラウンドレジスタ群２
中のレジスタにデータが書込まれる。次のOP命
令(2)ではBANK命令によりその実行時に信号
REXが発生しているのでバツクグラウンドレジ
スタ群３中のレジスタにデータが書込まれる。最
後のOP命令(3)では信号REXは既に消えているの
で再びフオアグラウンドレジスタにデータが書込
まれる。
生していないのでフオアグラウンドレジスタ群２
中のレジスタにデータが書込まれる。次のOP命
令(2)ではBANK命令によりその実行時に信号
REXが発生しているのでバツクグラウンドレジ
スタ群３中のレジスタにデータが書込まれる。最
後のOP命令(3)では信号REXは既に消えているの
で再びフオアグラウンドレジスタにデータが書込
まれる。
第５図はBANK命令に続いて２バイト長命令
又は１バイト長２サイクル命令が与えられた場合
の動作説明のためのタイムチヤートである。
BANK命令の実行サイクルの次のサイクルにお
いては信号BANKにより、第４図の場合と同様
にして信号REXが得られ、バツクグラウンドレ
ジスタ群３の指定が行われる。そしてこのサイク
ルにて信号DD（又はSD）がハイレベルとなるの
でこのサイクルのクロツクCL１及び次サイクル
のクロツクCL２にて次サイクルもクロツクドイ
ンバータ１４の出力、つまり信号REXがハイレ
ベルとなり、要するに２バイト長の命令又は１バ
イト長２サイクルの命令が実行される２サイクル
の間、バツクグラウンドレジスタ群３が指定され
ることになる。
又は１バイト長２サイクル命令が与えられた場合
の動作説明のためのタイムチヤートである。
BANK命令の実行サイクルの次のサイクルにお
いては信号BANKにより、第４図の場合と同様
にして信号REXが得られ、バツクグラウンドレ
ジスタ群３の指定が行われる。そしてこのサイク
ルにて信号DD（又はSD）がハイレベルとなるの
でこのサイクルのクロツクCL１及び次サイクル
のクロツクCL２にて次サイクルもクロツクドイ
ンバータ１４の出力、つまり信号REXがハイレ
ベルとなり、要するに２バイト長の命令又は１バ
イト長２サイクルの命令が実行される２サイクル
の間、バツクグラウンドレジスタ群３が指定され
ることになる。
本発明は以上のようにBANK命令によつて使
用頻度の低いバツクグラウンドレジスタを指定
し、このレジスタに対しての書込、読出等の命令
を実行した後、自動的にフオアグラウンドレジス
タを指定する状態に復帰するので前述した如き煩
しい手順を要せず、ソフトウエアの簡略化、或は
処理の高速化が図れる。
用頻度の低いバツクグラウンドレジスタを指定
し、このレジスタに対しての書込、読出等の命令
を実行した後、自動的にフオアグラウンドレジス
タを指定する状態に復帰するので前述した如き煩
しい手順を要せず、ソフトウエアの簡略化、或は
処理の高速化が図れる。
第１図は本発明のマイクロコンピユータのレジ
スタまわりのブロツク図、第２図はレジスタの構
造を示す説明図、第３図はレジスタ切換信号作成
回路のロジツク図、第４，５図は動作説明のため
のタイムチヤートである。 １……デコーダ、２……フオアグラウンドレジ
スタ群、３……バツクグラウンドレジスタ群、
４，５……ANDゲート、６……インバータ、１
１……インバータ、１２……ORゲート、１３，
１４……クロツクドインバータ、１５……
NANDゲート、１６……ORゲート。
スタまわりのブロツク図、第２図はレジスタの構
造を示す説明図、第３図はレジスタ切換信号作成
回路のロジツク図、第４，５図は動作説明のため
のタイムチヤートである。 １……デコーダ、２……フオアグラウンドレジ
スタ群、３……バツクグラウンドレジスタ群、
４，５……ANDゲート、６……インバータ、１
１……インバータ、１２……ORゲート、１３，
１４……クロツクドインバータ、１５……
NANDゲート、１６……ORゲート。
Claims (1)
- １ 命令コードをデコードするデコーダと、該デ
コーダの同一デコード出力で選択される２種類の
レジスタと、を有するマイクロコンピユータにお
いて、前記一方のレジスタを選択するための命令
から得られた信号、及び、前記命令の次命令にお
けるバイト長及び実行サイクルに応じた信号が印
加され、前記次命令の実行サイクルだけ前記一方
のレジスタを選択するためのレジスタ切換信号を
発生する切換信号発生手段と、前記レジスタ切換
信号が印加され、前記デコーダの同一デコード出
力で選択された前記２種類のレジスタのうち前記
一方のレジスタを前記次命令の実行サイクルだけ
選択するレジスタ切換手段と、を備え、前記一方
のレジスタが選択されていない時、他方のレジス
タを自動的に選択することを特徴とするマイクロ
コンピユータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265785A JPS61211741A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5265785A JPS61211741A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピユ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61211741A JPS61211741A (ja) | 1986-09-19 |
| JPH0412851B2 true JPH0412851B2 (ja) | 1992-03-05 |
Family
ID=12920930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5265785A Granted JPS61211741A (ja) | 1985-03-15 | 1985-03-15 | マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61211741A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3190032B2 (ja) * | 1990-06-12 | 2001-07-16 | 株式会社東芝 | データ記憶装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191753A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Register controlling system |
| JPS595356A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 汎用レジスタ制御方式 |
-
1985
- 1985-03-15 JP JP5265785A patent/JPS61211741A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57191753A (en) * | 1981-05-22 | 1982-11-25 | Hitachi Ltd | Register controlling system |
| JPS595356A (ja) * | 1982-06-30 | 1984-01-12 | Fujitsu Ltd | 汎用レジスタ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61211741A (ja) | 1986-09-19 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |