JPS6126693B2 - - Google Patents
Info
- Publication number
- JPS6126693B2 JPS6126693B2 JP2379681A JP2379681A JPS6126693B2 JP S6126693 B2 JPS6126693 B2 JP S6126693B2 JP 2379681 A JP2379681 A JP 2379681A JP 2379681 A JP2379681 A JP 2379681A JP S6126693 B2 JPS6126693 B2 JP S6126693B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- general
- register
- circuit
- arithmetic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 239000002699 waste material Substances 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3885—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units
- G06F9/3889—Concurrent instruction execution, e.g. pipeline or look ahead using a plurality of independent parallel functional units controlled by multiple instructions, e.g. MIMD, decoupled access or execute
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Advance Control (AREA)
Description
【発明の詳細な説明】
本発明は汎用レジスタ先行制御方式に関し、特
に電子計算機の実行中の命令を記憶する命令レジ
スタを具備する演算装置の汎用レジスタ先行制御
方式に関する。
に電子計算機の実行中の命令を記憶する命令レジ
スタを具備する演算装置の汎用レジスタ先行制御
方式に関する。
一般に使用されている電子計算機の演算装置は
第１図に示す構成のものが用いられている。即ち
プログラム及びデータを記憶する記憶装置１から
これから実行する例えばプログラムをマシンサイ
クルに従つて命令レジスタ２に格納し、その出力
を命令デコーダ回路３にて解読してその解読出力
により汎用レジスタ４のアドレスを作成する汎用
アドレス作成回路５が汎用レジスタ４のアドレス
を作成するとともに、更に解読出力により演算制
御回路６が汎用アドレス作成回路５のアドレスに
基づいて汎用レジスタ４を読み取り演算回路７に
入力し演算を実行させるのである。以上説明した
従来の演算装置のタイムチヤート図を第２図に示
す。図はＡ＋Ｂの演算を実行する命令を例にとり
表示してあり、最初のマシンサイクルの１サイク
ル後に命令レジスタ２に命令が格納され、格納が
完了すると同時に汎用レジスタ４のＡが読み取ら
れ、汎用レジスタ４のＢが更に次のマシンサイク
ルにて読み取られる。それぞれの読み取り値は演
算回路７に順次書込まれて４サイクル目にてＡ＋
Ｂの演算が実行されその結果を汎用レジスタ４の
Ｂに書き込むのである。即ち演算は３サイクルの
マシンサイクルにて完了する。説明は理解しやす
いように連続したタイミングにて演算が終了する
ように記述してあり演算が２ステツプで行われＡ
＋Ｂの演算結果は４サイクル目で書込むとしてあ
る。図に示すように汎用レジスタのＡの読み取り
が２サイクル目にて完了することとなり、命令実
行のスタート時の１サイクル目が何ら命令実行に
寄与しないので命令実行が１サイクル遅れるとい
う欠点があつた。
第１図に示す構成のものが用いられている。即ち
プログラム及びデータを記憶する記憶装置１から
これから実行する例えばプログラムをマシンサイ
クルに従つて命令レジスタ２に格納し、その出力
を命令デコーダ回路３にて解読してその解読出力
により汎用レジスタ４のアドレスを作成する汎用
アドレス作成回路５が汎用レジスタ４のアドレス
を作成するとともに、更に解読出力により演算制
御回路６が汎用アドレス作成回路５のアドレスに
基づいて汎用レジスタ４を読み取り演算回路７に
入力し演算を実行させるのである。以上説明した
従来の演算装置のタイムチヤート図を第２図に示
す。図はＡ＋Ｂの演算を実行する命令を例にとり
表示してあり、最初のマシンサイクルの１サイク
ル後に命令レジスタ２に命令が格納され、格納が
完了すると同時に汎用レジスタ４のＡが読み取ら
れ、汎用レジスタ４のＢが更に次のマシンサイク
ルにて読み取られる。それぞれの読み取り値は演
算回路７に順次書込まれて４サイクル目にてＡ＋
Ｂの演算が実行されその結果を汎用レジスタ４の
Ｂに書き込むのである。即ち演算は３サイクルの
マシンサイクルにて完了する。説明は理解しやす
いように連続したタイミングにて演算が終了する
ように記述してあり演算が２ステツプで行われＡ
＋Ｂの演算結果は４サイクル目で書込むとしてあ
る。図に示すように汎用レジスタのＡの読み取り
が２サイクル目にて完了することとなり、命令実
行のスタート時の１サイクル目が何ら命令実行に
寄与しないので命令実行が１サイクル遅れるとい
う欠点があつた。
本発明は以上の欠点に鑑みなされたものとし
て、演算実行に無駄のない、従つて処理能力が向
上する汎用レジスタ先行制御方式を提供すること
を目的とするものである。本発明を概説するとプ
ログラム及びデータを記憶する記憶装置に第２の
命令デコーダ回路を命令レジスタに並設して付設
し、付設した第２の命令デコーダ回路の出力によ
り命令の実行に先行して汎用レジスタの内容を読
み取り演算するようにしたことを特徴とするもの
である。
て、演算実行に無駄のない、従つて処理能力が向
上する汎用レジスタ先行制御方式を提供すること
を目的とするものである。本発明を概説するとプ
ログラム及びデータを記憶する記憶装置に第２の
命令デコーダ回路を命令レジスタに並設して付設
し、付設した第２の命令デコーダ回路の出力によ
り命令の実行に先行して汎用レジスタの内容を読
み取り演算するようにしたことを特徴とするもの
である。
本発明を実施するのに好ましい具体例を図を用
いて詳細に説明する。第３図は本発明による汎用
レジスタ先行制御方式を示すブロツク図であり、
第１図と同一個所は同符号を付し、その説明も省
略する。１０は付設した命令デコーダ回路であ
る。付設した命令デコーダ回路１０は図に示され
るように記憶装置１の出力が入力され、その出力
は二分岐され一分岐は汎用アドレス作成回路５に
入力し、他分岐は演算制御回路６に入力される。
従来の構成と異なる部分はこの付設された命令デ
コーダ回路１０が命令レジスタ２を介さず直接記
憶装置１と結線されている点である。付設された
命令デコーダ回路１０は命令実行が開始され、命
令レジスタ２に命令が格納されるに先だつて、第
４図に示すように、１サイクル目で汎用レジスタ
のＡを読み出す。演算制御回路６は２サイクル目
で命令デコーダ回路３により汎用アドレス作成回
路５を駆動するのである。ところが汎用レジスタ
４のＡの読み出しは既に完了しており汎用レジス
タ４のＢの読み出し、続いてＢの書き込みと実行
され、３サイクルのマシンサイクルにてＡ＋Ｂの
演算が連続したタイミングにて実行されることと
なる。このタイムチヤートを第４図に示す。図に
示すように前述の第２図と同じように３サイクル
のマシンサイクルにてＡ＋Ｂの演算が完了する。
但し本方式のものは演算実行開始が従来に比べ１
サイクルのマシンサイクル早くなり演算終了が１
サイクルのマシンサイクル早く完了することとな
る。
いて詳細に説明する。第３図は本発明による汎用
レジスタ先行制御方式を示すブロツク図であり、
第１図と同一個所は同符号を付し、その説明も省
略する。１０は付設した命令デコーダ回路であ
る。付設した命令デコーダ回路１０は図に示され
るように記憶装置１の出力が入力され、その出力
は二分岐され一分岐は汎用アドレス作成回路５に
入力し、他分岐は演算制御回路６に入力される。
従来の構成と異なる部分はこの付設された命令デ
コーダ回路１０が命令レジスタ２を介さず直接記
憶装置１と結線されている点である。付設された
命令デコーダ回路１０は命令実行が開始され、命
令レジスタ２に命令が格納されるに先だつて、第
４図に示すように、１サイクル目で汎用レジスタ
のＡを読み出す。演算制御回路６は２サイクル目
で命令デコーダ回路３により汎用アドレス作成回
路５を駆動するのである。ところが汎用レジスタ
４のＡの読み出しは既に完了しており汎用レジス
タ４のＢの読み出し、続いてＢの書き込みと実行
され、３サイクルのマシンサイクルにてＡ＋Ｂの
演算が連続したタイミングにて実行されることと
なる。このタイムチヤートを第４図に示す。図に
示すように前述の第２図と同じように３サイクル
のマシンサイクルにてＡ＋Ｂの演算が完了する。
但し本方式のものは演算実行開始が従来に比べ１
サイクルのマシンサイクル早くなり演算終了が１
サイクルのマシンサイクル早く完了することとな
る。
以上説明より明らかなように本発明による汎用
レジスタ先行制御方式によれば、演算実行に無駄
のない処理能力が向上したものとなり本発明を電
子計算機に適用すれば演算処理をする上に能率の
よいものとなり演算処理時間を短縮しきわめて利
点の多いものとなる。
レジスタ先行制御方式によれば、演算実行に無駄
のない処理能力が向上したものとなり本発明を電
子計算機に適用すれば演算処理をする上に能率の
よいものとなり演算処理時間を短縮しきわめて利
点の多いものとなる。
第１図は従来の汎用レジスタ制御方式を示すブ
ロツク図、第２図は従来の汎用レジスタ制御方式
のタイムチヤート図、第３図は本発明による汎用
レジスタ先行制御方式を示すブロツク図、第４図
は本発明によるタイムチヤート図である。 図において、１は記憶装置、２は命令レジス
タ、３は命令デコード回路、４は汎用レジスタ、
５は汎用アドレス作成回路、６は演算制御回路、
７は演算回路、１０は付設した第２の命令デコー
ド回路を示す。
ロツク図、第２図は従来の汎用レジスタ制御方式
のタイムチヤート図、第３図は本発明による汎用
レジスタ先行制御方式を示すブロツク図、第４図
は本発明によるタイムチヤート図である。 図において、１は記憶装置、２は命令レジス
タ、３は命令デコード回路、４は汎用レジスタ、
５は汎用アドレス作成回路、６は演算制御回路、
７は演算回路、１０は付設した第２の命令デコー
ド回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 命令とデータを記憶する記憶装置と、実行中
の前記命令を記憶する命令レジスタと、該命令レ
ジスタの出力を解読する命令デコーダ回路と、解
読結果によつて汎用レジスタのアドレスを作成す
る汎用アドレス作成回路と、演算結果を記憶する
汎用レジスタと、命令を実行する演算回路と、命
令を制御する演算制御回路とを具備する演算装置
において、 前記記憶装置の出力回路に前記命令レジスタに
並設して第２の命令デコーダ回路を付設し、該第
２の命令デコーダ回路の出力によつて命令の実行
に先立ち汎用レジスタの内容を読み取るようにし
たことを特徴とする汎用レジスタ先行制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2379681A JPS57137944A (en) | 1981-02-20 | 1981-02-20 | General register advance control system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2379681A JPS57137944A (en) | 1981-02-20 | 1981-02-20 | General register advance control system |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57137944A JPS57137944A (en) | 1982-08-25 |
| JPS6126693B2 true JPS6126693B2 (ja) | 1986-06-21 |
Family
ID=12120280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2379681A Granted JPS57137944A (en) | 1981-02-20 | 1981-02-20 | General register advance control system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57137944A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373237A (ja) * | 1989-08-10 | 1991-03-28 | Okabe Kenzaiten:Kk | 生産ラインにおける物品退避搬送方法、および物品退避用搬送台車 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3751503T2 (de) * | 1986-03-26 | 1996-05-09 | Hitachi Ltd | Datenprozessor in Pipelinestruktur mit der Fähigkeit mehrere Befehle parallel zu dekodieren und auszuführen. |
-
1981
- 1981-02-20 JP JP2379681A patent/JPS57137944A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0373237A (ja) * | 1989-08-10 | 1991-03-28 | Okabe Kenzaiten:Kk | 生産ラインにおける物品退避搬送方法、および物品退避用搬送台車 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57137944A (en) | 1982-08-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH03204737A (ja) | 信号処理プロセッサのデバッグ回路 | |
| JPH0523447B2 (ja) | ||
| JPS6126693B2 (ja) | ||
| JPH0683615A (ja) | 命令セットエミュレーションを行う計算機 | |
| JP3570287B2 (ja) | マイクロコンピュータ | |
| JPH0218729B2 (ja) | ||
| JP3511691B2 (ja) | 演算処理装置 | |
| JP2758624B2 (ja) | マイクロプログラムの調速方式 | |
| JPS6242301B2 (ja) | ||
| JPH0524537B2 (ja) | ||
| JPS588011B2 (ja) | マイクロプログラムセイギヨホウシキ | |
| JP2637070B2 (ja) | マイクロ命令先頭アドレス生成方式 | |
| JPS6126694B2 (ja) | ||
| JP2618703B2 (ja) | プログラマブルシーケンスコントローラの高速演算処理方式 | |
| JP2679603B2 (ja) | マイクロコンピュータ | |
| JP2867798B2 (ja) | 先行制御装置 | |
| JPS61161509A (ja) | 高速シ−ケンス演算方式及びその装置 | |
| JPS5829051A (ja) | 演算処理装置 | |
| JPH0218732B2 (ja) | ||
| JPH04232536A (ja) | 診断制御システム | |
| JPS63228332A (ja) | 命令実行制御方式 | |
| JPH0158522B2 (ja) | ||
| JPH04305736A (ja) | マイクロプロセッサ | |
| JPS6028014B2 (ja) | マイクロプロセツサ | |
| JPH0353321A (ja) | 情報処理装置 |