JPH04140838A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプログラムにより演算制御を行う情
報処理装置に関し、特に低速記憶装置を使用して高速処
理を行う情報処理装置に関する。

〔従来の技術〕

従来、この種の情報処理装置は１クロ、クサイクルで、
読み出しあるいは書き込みを行っていたが、一般的に記
憶素子は論理回路素子よりも低速であるので、記憶装置
の読み出しあるいは書き込みに要する期間より長いクロ
ックサイクルを設定していた。他にクロックサイクルを
短＜シ、演算等の処理は高速化し、記憶装置の読み出し
あるいは書き込みは数クロックサイクルかけて行う方式
がある。従来、この方式では、記憶装置へ書き込むデー
タを保持するレジスタや書き込みおよび読み出しを行う
アドレスを保持するレジスタや、書き込みを指示するフ
ラグ等を書き込みが終了するまで保持するようにマイク
ロ命令によって制御していた。また同様にマイクロ命令
により読み出しのサイクルが終わるまで、記憶装置のア
ドレスレジスタの更新や新たな読み出し指示を行なわな
いように制御していた。

〔発明が解決しようとする課題〕

上述した従来の１クロツクサイクルで記憶装置に読み出
しあるいは書き込みを行う情報処理装置では記憶装置の
読み出しあるいは書き込みに要する期間よりも短くクロ
ックサイクルを設定することができないので装置全体の
処理速度が落ちるという欠点がある。

またクロックサイクルを短＜シ、記憶装置への読み出し
あるいは書き込みは数クロンクサイクルかけて行い、そ
の制御はマイクロ命令によって行う方式では、マイクロ
命令のステップ数が多くなるうえに記憶装置への読み出
しあるいは書き込みと、他の演算処理等を同時に行おう
とするマイクロ命令が複雑になるという欠点がある。

〔課題を解決するための手段〕

本発明の情報処理装置は、マイクロ命令を格納している
制御記憶と、制御記憶の出力であるマイクロ命令の指示
によりデータの読み出しを行う際に複数サイクルが必要
である記憶装置と、制御記憶により制御され、記憶装置
の読み出しアドレスを保持するアドレスレジスタと、制
御記憶の出力の指示により、アドレスレジスタが更新さ
れてから、記憶装置の読み出しが完了するまでの期間ア
ドレスレジスタの更新を抑止するとともに、記憶装置の
読み出しが完了するまでの期間中に、制御記憶によりア
ドレスレジスタの更新指示または記憶装置の出力の参照
指示が行なわれた場合、その時点より読み出しが完了す
るまでの期間、制御記憶の動作および制御記憶により制
御される情報処理装置内の回路の動作を抑止させるため
の抑止信号を出力する抑止信号生成回路とを有する。

さらに、本発明の情報処理装置は、マイクロ命令を格納
している制御記憶と、制御記憶の出力であるマイクロ命
令の指示によりデータの書き込みを行う際に複数サイク
ルが必要である記憶装置と、制御記憶により制御され、
記憶装置に書き込むデータを保持する書き込みレジスタ
と、制御記憶により制御され記憶装置の書き込みを行う
アドレスを保持するアドレスレジスタと、制御記憶の出
力のうち記憶装置への書き込みｔ活水を格納する書き込
みフラグと、制御記憶により、記憶装置に書き込みが指
示されたならば、記憶装置の書き込みが完了するまでの
期間、書き込みレジスタ、アドレスレジスタ、書き込み
フラグの更新を抑止するとともに記憶装置の書き込みが
完了するまでの期間中に、制御記憶により書き込みレジ
スタ、アドレスレジスタ、書き込みフラグのいずれかの
更新指示が行われた場合は、その時点より書き込みが完
了するまでの期間、制御記憶の動作および制御記憶によ
り制御される情報処理装置内の回路の動作を抑止させる
ための抑止信号を出力する抑止信号生成回路とを有する
。

〔実施例〕

次に、本発明について図面を参照して説明する。

第１図は本発明の第１の実施例の構成を示すブロック図
である。この例は記憶装置の読み出しに本発明を適用し
た場合の例である。

制御記憶１内に格納されているマイクロ命令は、まず制
御レジスタ２に格納される。マイクロ命令内には、アド
レスレジスタ３、読み出しレジスタ５に対する書き込み
指示９，１０とが含まれている。アドレスレジスタ３は
記憶装置４内の読み出しを行うアドレスを保持するレジ
スタでホールド信号７によってホールドされない限り、
書き込み指示９に従う。読み出しレジスタ５は記憶装置
４の出力を格納するレジスタで、ホールド信号７によっ
てホールドされない限り、書き込み指示１０に従う。演
算回路１１は、読み出しレジスタ５の出力をもとに、制
御レジスタ２の出力に従って、演算等を行う。記憶装置
４はアドレスレジスタ夕３で示されるアドレスに格納さ
れているデータを出力する。今、制御レジスタ２の書き
込み指示９によりアドレスレジスタ３が更新されると、
ホールド生成回路６は、次のクロックサイクルから記憶
装置４が読み出しに必要な期間ホールド信号７を出力し
、アドレスレジスタ３、読み出しレジスタ５をホールド
する。このホールドされている期間中にアドレスレジス
タ３を更新しようとしたり、記憶装置４の出力を読み出
しレジスタ５に格納しようとするような書き込み指示９
，１０が制御レジスタ２から出力されていない限り制御
レジスタ２や演算回路１１内のレジスタＯフラグ等をホ
ールドするホールド信号８は出力されないため、次の命
令を実行できる。この時次の命令が現在読み出し中のた
めホールドしておかなくてはならないアドレスレジスタ
３を更新しようとしたり、記憶装置ｔ４の出力を読み出
しレジスタ５に格納しようとすると、読み出しが終了す
るまで待たなくではならないため、ホールド生成回路６
は、制御レジスタ２や演算回路１１内のレジスタやフラ
グ等をホールドするためのホールド信号８を出力する。

次に、この情報処理装置の動作例をタイムチャートを使
って説明する。第２図はホールド生成回路６の論理回路
図の例であり、入力信号は制御レジスタ２の出力である
。第３図はタイムチャートを示す図である。

まず第１クロツクサイクル（第１Ｔ）で制御記憶１から
制御レジスタ２に、読み出すデータのアドレスをセット
することを指示するマイクロ命令が入る。このマイクロ
命令によってアドレスレジスタ３に読み出すデータのア
ドレスがセットされる。この場合記憶装置４の読み出し
に要する時間は２Ｔとすると、ホールド生成回路６はホ
ールド信号７を１１間出力するので、アドレスレジスタ
３は２Ｔ間内容をホールドし、読み出しは完了する。こ
の読み出しが完了するまでの期間、アドレスレジスタ３
を更新したり、記憶装置４の出力を読み出しレジスタ５
に格納しようとするマイクロ命令はないので、全レジス
タをホールドするホールド信号８は出力されず、そのた
め、演算回路１１のマイクロ命令を中断せずに実行する
ことができる。

第４Ｔでも、読み出すデータのアドレスをセットするこ
とを指示するマイクロ命令が制御レジスタ２に格納され
る。このマイクロ命令によって第５Ｔでアドレスレジス
タ３に読み出すデータのアドレスがセットされる。前例
と同様ホールド生成回路６はホールド信号７を１１間出
力し、アドレスレジスタ３、読み出しレジスタ５をホー
ルドする。この読み出しに要する期間、アドレスレジス
タ３を書きかえたり、記憶装Ｗ４の出力を読み出しレジ
スタ５に格納しようとするようなマイクロ命令がなけれ
ば、全レジスタをホールドするホールド信号８は出力さ
れないが、第５Ｔで記憶装置４の出力を読み出しレジス
タ５に格納するように指示されたので、読み出しレジス
タ５をホールドしているホールド信号７が出力されてい
る間、制御レジスタ２や演算回路１１内のレジスタやフ
ラグ名をホールドするためのホールド信号８が出力され
、全レジスタがホールドされる。

第４図は本発明の第２の実施例の構成を示すブロック図
である。この例は記憶装置への書き込みに本発明を適用
した場合の例である。

制御記憶１内に格納されているマイクロ命令は、まず制
御レジスタ２に格納される。マイクロ命令内には、書き
込みレジスタ２３、アドレスレジスタ３に対する書き込
み指示９，２４とフラグ２２に入力される記憶装置４に
対する書き込み指示２５とが含まれている。書き込みレ
ジスタ２３は、記憶装置４に書き込むべきデータを保持
するレジスタであり、ホールド信号７によってホールド
されない限り、書き込み指示２４に従う。アドレスレジ
スタ３は、記憶装置６内の読み出しおよび書き込みを行
うアドレスを保持するレジスタでホールド信号７によっ
てホールドされない限り、書き込み指示１１に従うフラ
グ２２は、記憶装置４に書き込みを行うことを指示する
フラグであり、ホールド信号７でホールドされない限り
、制御レジスタ２の出力のうち記憶装置４への書き込ら
指示２５が入力される。記憶装置４はフラグ２２が「１
」ならばアドレスレジスタ３で示されるアドレスに書き
込みレジスタ２３が保持しているデータを書き込み、フ
ラグ２２がｒＯＪならばアドレスレジスタ３で示される
アドレスに格納されているデータを出力する。演算回路
１１は、記憶装置４の出力をもとに、制御レジスタ２の
出力に従って演算等を行う。この時、制御レジスタ２の
出力のうちフラグ２２に入力する信号が「１」ならば記
憶長Ｗ４に対する書き込みを指示しているので、ホール
ド生成回路２１は次のクロックサイクルから記憶装置４
が書き込みに必要な期間ホールド信号７を出力し、書き
込みレジスタ２３、アドレスレジスタ３、フラグ２２を
ホールドする。

このホールドされている期間中に書き込みレジスタ２３
、もしくはアドレスレジスタ３を更新しようとしたり、
ホールドされているフラグ２２に再び１を入力しようと
するような指示が制御レジスタ２から出力されていない
限り制御レジスタや演算回路１１内のレジスターフラグ
等をホールドするホールド信号８は出力されないため、
次の命令を実行できる。この時次の命令が現在書き込み
中のためホールドしておかなくてはならない書き込みレ
ジスタ３もしくはアドレスレジスタ３を変えようとした
り、ホールド中のフラグ２２に再び書き込みを指示する
「１」を入力しようとすると、書き込みが終了するまで
待たなくてはならないため、ホールド生成回路２１は、
制御レジスタ２や演算回路１１内のレジスタやフラグ等
をホールドするためのホールド信号８を出力する。

次に、この情報処理装置の動作例をタイムチャートを使
って説明する。第５図はホールド生成回路２１の論理回
路図の例であり、入力信号は制御レジスタ２の出力であ
る。第６図はタイムチャートを示す図である。まず第１
クロツクサイクル（第１Ｔ）で制御記憶１から制御レジ
スタ２に書き込みを指示するマイクロ命令が入る。第２
Ｔでは、このマイクロ命令によって書き込みレジスタ２
３に書き込まれるべきデータ、アドレスレジスタ３に書
き込むアドレス、フラグ２２に書き込みを表す「１」が
セットされる。この場合記憶装置４の書き込みに要する
時間は２Ｔとすると、ホールド生成回路２１はホールド
信号７をＩＴ間比出力るので、書き込みレジスタ２３、
アドレスレジスタ３、フラグ２２は２Ｔ間内容をホール
ドし、書き込みが完了する。この書き込みが完了するま
での期間、書き込みレジスタ２３、アドレスレジスタ３
を書きかえたり、フラグ２２に「１」を入力しようとす
るマイクロ命令はないので、全レジスタをホールドする
ホールド命令８は出力されず、そのため演算回路１１の
マイクロ命令を中断せずに実行することができる。第３
Ｔでも、書き込みを指示するマイクロ命令が制御レジス
タ２に格納される。このマイクロ命令によって、第４Ｔ
で書き込みレジスタ２３、アドレスレジスタ３、フラグ
２２にそれぞれ書き込まれるべきデータ、書き込むアド
レス、「１」とがセットされる。前例と同様ホールド生
成回路２１はホールド信号７を工１間出力し、書き込み
レジスタ２３、アドレスレジスタ３、フラグ２２をホー
ルドする。この書き込みに要する期間、書き込みレジス
タ２３、アドレスレジスタ３、フラグ２２を書きかえる
ようなマイクロ命令がなければ全レジスタをホールドす
るホールド信号８は出力されないが、第７Ｔでデータを
読み出すためアドレスレジスタ３の更新が指示されたの
で、アドレスレジスタ３をホールドしているホールド信
号７が出力されている間、制御レジスタ２や演算回路１
１内のレジスタやフラグ等をホールドするためのホール
ド信号８が出力され、全レジスタがホールドされる。

〔発明の効果〕

以上説明したように本発明は、記憶装置の読み出しある
いは書き込みに要する期間よりも短くクロックサイクル
を設定でき、連続した書き込み・読み出し動作をしない
限り、他の命令と並列に読み出しあるいは書き込み動作
が可能なため、情報処理の速度を高めることのできる効
果がある。またマイクロ命令から見ると、１クロツクサ
イクルで読み出し、書き込みができるように見えるため
、マイクロ命令を簡単にすることが出来、ステップ数も
少なくすることが出来る効果がある。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第１の実施例のホールド生成回路の論理回
路図、第３図はホールド生成回路の論理回路図、第４図
は本発明の第２の実施例を示すブロック図、第５図は本
発明の第２の実施例のホールド回路の論理回路図、第６
図は本発明の第２の実施例の動作を示すタイムチャート
である。 １・・・制御記憶、２・・・制御レジスタ、３・・・ア
ドレスレジスタ、４・・・記憶装置、５・・・読み出し
レジスタ、６．２１・・・ホールド生成回路、７・・・
演算回路、２２・・・フラグ、２３・・・書き込みレジ
スタ。

Claims (1)

1. 【特許請求の範囲】 １、マイクロプログラムにより演算制御を行う情報処理
   装置において、マイクロ命令を格納している制御記憶と
   、該制御記憶の出力であるマイクロ命令の指示によりデ
   ータの読み出しを行う際に複数クロックサイクル要する
   記憶装置と、前記制御記憶により制御され前記記憶装置
   の読み出しアドレスを保持するアドレスレジスタと、前
   記制御記憶の出力の指示により該アドレスレジスタが更
   新されてから前記記憶装置の読み出しが完了するまでの
   期間、前記アドレスレジスタの更新を抑止するとともに
   前記期間中に、前記制御記憶により前記アドレスレジス
   タの更新指示または前記記憶装置の出力の参照指示が行
   なわれた場合、その時点より読み出しが完了するまでの
   期間、前記制御記憶の動作および前記制御記憶により制
   御される情報処理装置内の回路の動作を抑止させるため
   の抑止信号を出力する抑止信号生成回路とを有すること
   を特徴とする情報処理装置。 ２、マイクロプログラムにより演算制御を行う情報処理
   装置において、マイクロ命令を格納している制御記憶と
   、該制御記憶の出力であるマイクロ命令の指示によりデ
   ータ書き込みを行う際に複数クロックサイクル要する記
   憶装置と、前記制御記憶により制御され該記憶装置に書
   き込むデータを保持する書き込みレジスタと前記制御記
   憶により制御され前記記憶装置の書き込みを行うアドレ
   スを保持するアドレスレジスタと、前記制御記憶の出力
   のうち前記記憶装置への書き込み指示を格納する書き込
   みフラグと、前記制御記憶により前記記憶装置に書き込
   みがされたならば、前記記憶装置の書き込みが完了する
   までの期間、前記書き込みレジスタ、前記アドレスレジ
   スタ、前記書き込みフラグの更新を抑止するとともに前
   記期間中に、前記制御記憶により前記書き込みレジスタ
   および前記アドレスレジスタおよび前記書き込みフラグ
   のいずれかの更新指示が行われた場合は、その時点より
   書き込みが完了するまでの期間、前記制御記憶の動作お
   よび前記制御記憶により制御される情報処理装置内の回
   路の動作を抑止させるための抑止信号を出力する抑止信
   号生成回路とを有することを特徴とする情報処理装置。